JPS6276320A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6276320A JPS6276320A JP60215326A JP21532685A JPS6276320A JP S6276320 A JPS6276320 A JP S6276320A JP 60215326 A JP60215326 A JP 60215326A JP 21532685 A JP21532685 A JP 21532685A JP S6276320 A JPS6276320 A JP S6276320A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- level
- type
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 241000282806 Rhinoceros Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に貫通電流を抑止した論理
回路に関する。
回路に関する。
従来の論理回路は、＄４図に示すように、電源ｖＤＤと
接地端子ＧＮＤ間に一導電型トランジスタ（本例ではＰ
型エンハンスメントトランジスタとする）ＱＰｌ ＱＰ
□と、反対導電型トランジスタ（本例ではＮ型エンハン
スメントトランジスタとする）ＱＮ１ＱＮ２とをそれぞ
れ直列に接続したインバータを更に直列接続することに
より構成されている。
接地端子ＧＮＤ間に一導電型トランジスタ（本例ではＰ
型エンハンスメントトランジスタとする）ＱＰｌ ＱＰ
□と、反対導電型トランジスタ（本例ではＮ型エンハン
スメントトランジスタとする）ＱＮ１ＱＮ２とをそれぞ
れ直列に接続したインバータを更に直列接続することに
より構成されている。
上述した従来の論理口んのＤＣ的Δチ力作を考えると、
入力信号Ｓがｌ ）４ Ｗレベル及びｌ Ｌ ルベルの
いずれの状態でも、トランジスタＱ、１ＱＮ１のいずれ
か一方とＱｒ’２ ＱＮ２のいずれか一力（は、必ずオ
フ状態となっており、電源ＶＤＤと接地端子ＧＮＤ間に
はＤＣ的な径路がないため、電源電流は流れる事はない
。
入力信号Ｓがｌ ）４ Ｗレベル及びｌ Ｌ ルベルの
いずれの状態でも、トランジスタＱ、１ＱＮ１のいずれ
か一方とＱｒ’２ ＱＮ２のいずれか一力（は、必ずオ
フ状態となっており、電源ＶＤＤと接地端子ＧＮＤ間に
はＤＣ的な径路がないため、電源電流は流れる事はない
。
一力、ＡＣ的な動作を考えると、入力信号Ｓが１）１“
レベルかうＩ Ｌ ｌレベル又は”Ｌｌレベルから１Ｈ
ルベルに変化する場合、トランジスタＱ、、ＱＮ、の出
力Ｓ３は、ＩＨＩレベルでもＩＩＬｌレベルでもない中
間レベルとなるため、トランジスタＱＰ□、ＱＮ２が同
時にオン状態となり、電源”ＤＤ−接地端子ＧＮＤ間に
パルス状に貫通電流工。、が流れる。
レベルかうＩ Ｌ ｌレベル又は”Ｌｌレベルから１Ｈ
ルベルに変化する場合、トランジスタＱ、、ＱＮ、の出
力Ｓ３は、ＩＨＩレベルでもＩＩＬｌレベルでもない中
間レベルとなるため、トランジスタＱＰ□、ＱＮ２が同
時にオン状態となり、電源”ＤＤ−接地端子ＧＮＤ間に
パルス状に貫通電流工。、が流れる。
第５図に示す様に電源ｖＤＤ−接地端子ＧＮＤ間にパル
ス状に貫通電流■。Ｎが流れることにより電源ｖＤＤ及
び″！Ｊ、地端子Ｇ Ｎ Ｄにノイズを生じさせ、回路
の誤動作を起すことＫなる。又消費′に力を増大させる
という欠点がある。
ス状に貫通電流■。Ｎが流れることにより電源ｖＤＤ及
び″！Ｊ、地端子Ｇ Ｎ Ｄにノイズを生じさせ、回路
の誤動作を起すことＫなる。又消費′に力を増大させる
という欠点がある。
本発明の目的は、貫通電流を抑止し、それによってノイ
ズをｉ′：ｉ＜’じ、泊費電力金少くするｔ、１１埋回
路を提供す、乙ととｉｌＣち乙。
ズをｉ′：ｉ＜’じ、泊費電力金少くするｔ、１１埋回
路を提供す、乙ととｉｌＣち乙。
〔問題点をｆ！イ決するｙこめの手段〕本発明の６、；
ｄ理回路（・よ、寛弛犀４子と接地端子との間に直列に
もｉ続さｚＬ；そ−導電型の第１のトランジスタと反対
導を型の第２のトランジスタと、嵐保端子と接地端子と
の間に直列にかつ前記第１及び第２のトランジスタに並
列に接続される一導電型の第３のトランジスタと反対導
電型の第４のトランジスタとを含む論理回路において、
ゲートとドレインが接続された第５のトランジスタのソ
ースとドレインとを前記第１のトランジスタと第２のト
ランジスタとの間に接続しかつ第５のトランジスタのソ
ースとドレインとをそれぞれ前記第３及び第４のトラン
ジスタのゲートに接続したものである。
ｄ理回路（・よ、寛弛犀４子と接地端子との間に直列に
もｉ続さｚＬ；そ−導電型の第１のトランジスタと反対
導を型の第２のトランジスタと、嵐保端子と接地端子と
の間に直列にかつ前記第１及び第２のトランジスタに並
列に接続される一導電型の第３のトランジスタと反対導
電型の第４のトランジスタとを含む論理回路において、
ゲートとドレインが接続された第５のトランジスタのソ
ースとドレインとを前記第１のトランジスタと第２のト
ランジスタとの間に接続しかつ第５のトランジスタのソ
ースとドレインとをそれぞれ前記第３及び第４のトラン
ジスタのゲートに接続したものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の第１の実施例の回路図である。
この実施例の回路は、第４図に示した従来の回路に対し
て、Ｐ型の第１のトランジスタＱＰ□とＮ型の第２のト
ランジスタＱＮＩの間にゲートとドレインが接続された
Ｎ型の第５のトランジスタＱＮ３を接続し、第５のトラ
ンジスタＱＮ３のゲートＳ７をＰ型の第３のトランジス
タＱＰ□のゲートに、第２のトランジスタＱＮ□のソー
スをＮ型の第４のトランジスタＱＮ２のゲートＳ、に接
続したものである。
て、Ｐ型の第１のトランジスタＱＰ□とＮ型の第２のト
ランジスタＱＮＩの間にゲートとドレインが接続された
Ｎ型の第５のトランジスタＱＮ３を接続し、第５のトラ
ンジスタＱＮ３のゲートＳ７をＰ型の第３のトランジス
タＱＰ□のゲートに、第２のトランジスタＱＮ□のソー
スをＮ型の第４のトランジスタＱＮ２のゲートＳ、に接
続したものである。
トランジスタＱＰ□及びＱＮ□のゲート入力信号Ｓが“
ＨａｌレベルらＩＬルベルに変わる場合、ゲートＳ、の
電位はゲートＳＩの電位に対して第１のトランジスタＱ
Ｎ工のしきい電圧■ｔ１１だげ低い電位となるため、Ａ
Ｃ的にはゲートＳ、の電位変化はゲートＳｌに対して遅
れることになる。従って、ゲートＳ、により第４のトラ
ンジスタＱＮ２がオン状居忙ンするタイミングが、ゲー
トＳ、により第３のトランジスタＱｐ２がオフ状態とな
る タイミングに対し、で遅れ、その結果トランジスタ
ＱＰ□及びＱＮ２が同時にオン状態となる時間ｔ。Ｎ
Ｉ２短くなる。
ＨａｌレベルらＩＬルベルに変わる場合、ゲートＳ、の
電位はゲートＳＩの電位に対して第１のトランジスタＱ
Ｎ工のしきい電圧■ｔ１１だげ低い電位となるため、Ａ
Ｃ的にはゲートＳ、の電位変化はゲートＳｌに対して遅
れることになる。従って、ゲートＳ、により第４のトラ
ンジスタＱＮ２がオン状居忙ンするタイミングが、ゲー
トＳ、により第３のトランジスタＱｐ２がオフ状態とな
る タイミングに対し、で遅れ、その結果トランジスタ
ＱＰ□及びＱＮ２が同時にオン状態となる時間ｔ。Ｎ
Ｉ２短くなる。
入力４Ｒ”５ Ｓが、”■、ルベルから“１−１６レベ
ルに変わる包ｋ（よ、ＡＣ的には、ゲートＳ２の電位変
化はゲートＳ、Ｖこ対して早くなり、ゲートＳ２により
トランジスタＱＮ２がオフ状態となるタイミングがゲー
トＳＩによりトランジスタＱ１，２が」ン状態となるタ
イミングに対して早くなるため、同様にｔ。Ｎは短くな
る。従って、ｔｏｎ の間に流れる貫通電流ＩｏＮ
は極めて少なくなる。
ルに変わる包ｋ（よ、ＡＣ的には、ゲートＳ２の電位変
化はゲートＳ、Ｖこ対して早くなり、ゲートＳ２により
トランジスタＱＮ２がオフ状態となるタイミングがゲー
トＳＩによりトランジスタＱ１，２が」ン状態となるタ
イミングに対して早くなるため、同様にｔ。Ｎは短くな
る。従って、ｔｏｎ の間に流れる貫通電流ＩｏＮ
は極めて少なくなる。
ゲートＳ、及びＳ２に分ける信号のＡＣ的なタイミング
のずれはゲートＳ、及び８．における信号の立上シ時間
ｔｒ 、立下シ時間ｔｆ とほぼ等しいため、論理回路
の動作速度は、はとんど低下することはない。
のずれはゲートＳ、及び８．における信号の立上シ時間
ｔｒ 、立下シ時間ｔｆ とほぼ等しいため、論理回路
の動作速度は、はとんど低下することはない。
ＤＣ的にはトランジスタＱＰ□及びＱＮ２の一方はゲー
１−８．．Ｓ、のいずれかで必ずオフ状態となるため、
ＤＣ的な動作は従来の論理回路と同じである。。
１−８．．Ｓ、のいずれかで必ずオフ状態となるため、
ＤＣ的な動作は従来の論理回路と同じである。。
上記実施例では第５のトランジスタＱＮ３にＮ型トラン
ジスタを用いたが、Ｐ型トランジスタを用いても全く、
同様に本発明を適用できることは言うまでもな（八。
ジスタを用いたが、Ｐ型トランジスタを用いても全く、
同様に本発明を適用できることは言うまでもな（八。
第２図（１本発明の第２の実施例の回路図である。
この第２の実施例は、トランジスタＱＰ２ＱＮ２を直接
接続せずにゲートとドレインが接続されグこＮ型トラン
ジスタＱＮ４’ｆｆ介して接続した構造にしている。こ
れにより、前述した様にタイミングをずらした信号０１
０．が出力として得られるので、この回路を、接続して
行くことにより貫通電流工。、を抑止した大規模な論理
回路が得られる。
接続せずにゲートとドレインが接続されグこＮ型トラン
ジスタＱＮ４’ｆｆ介して接続した構造にしている。こ
れにより、前述した様にタイミングをずらした信号０１
０．が出力として得られるので、この回路を、接続して
行くことにより貫通電流工。、を抑止した大規模な論理
回路が得られる。
以上説明したように、本発明によれば、動作速度を低下
することなく、貫通電流Ｉ。Ｎを抑止する効果のある論
理回路が得られる。
することなく、貫通電流Ｉ。Ｎを抑止する効果のある論
理回路が得られる。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は本発明の第１の実施例の動
作を説明するための波形図、第４図は従来の論理回路の
一例を示す回路図、第５図は第４図に示す回路の動作を
説明するための波形図である。 ＧＮＤ・・・・・・接地端子、ＩｏＮ・・・・・・貫通
電流、０１゜０、・・・・・・出力信号、ＱＮＩＩ Ｑ
Ｎ２Ｐ ＱＮ３＃ ＱＮ４ ゛°゛°゛Ｎｕエンハンス
メントートランジスタ、ＱＰ！ＱＰ□・・・・・・Ｐｍ
エンハンスメント拳トランジスタ、ｓ、ｓ’・・・・・
・入力信号、Ｓ１＋ ｓ、 ｌ ｓ、−・・・・−ゲー
ト、ｔｏｎ・・・両トランジスタの導通時間、ｖＤＤ・
・・・・・電源。 第４図 時間Ｔ 時間下
施例を示す回路図、第３図は本発明の第１の実施例の動
作を説明するための波形図、第４図は従来の論理回路の
一例を示す回路図、第５図は第４図に示す回路の動作を
説明するための波形図である。 ＧＮＤ・・・・・・接地端子、ＩｏＮ・・・・・・貫通
電流、０１゜０、・・・・・・出力信号、ＱＮＩＩ Ｑ
Ｎ２Ｐ ＱＮ３＃ ＱＮ４ ゛°゛°゛Ｎｕエンハンス
メントートランジスタ、ＱＰ！ＱＰ□・・・・・・Ｐｍ
エンハンスメント拳トランジスタ、ｓ、ｓ’・・・・・
・入力信号、Ｓ１＋ ｓ、 ｌ ｓ、−・・・・−ゲー
ト、ｔｏｎ・・・両トランジスタの導通時間、ｖＤＤ・
・・・・・電源。 第４図 時間Ｔ 時間下
Claims (1)
- 電源端子と接地端子との間に直列に接続された一導電型
の第１のトランジスタと反対導電型の第２のトランジス
タと、電源端子と接地端子との間に直列にかつ前記第１
及び第２のトランジスタに並列に接続される一導電型の
第３のトランジスタと反対導電型の第４のトランジスタ
とを含む論理回路において、ゲートとドレインが接続さ
れた第５のトランジスタのソースとドレインとを前記第
１のトランジスタと第２のトランジスタとの間に接続し
かつ第５のトランジスタのソースとドレインとをそれぞ
れ前記第３及び第４のトランジスタのゲートに接続した
ことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215326A JPS6276320A (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215326A JPS6276320A (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276320A true JPS6276320A (ja) | 1987-04-08 |
Family
ID=16670444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215326A Pending JPS6276320A (ja) | 1985-09-27 | 1985-09-27 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435450U (ja) * | 1990-07-18 | 1992-03-25 |
-
1985
- 1985-09-27 JP JP60215326A patent/JPS6276320A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435450U (ja) * | 1990-07-18 | 1992-03-25 |
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