JPS6276661A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

Info

Publication number
JPS6276661A
JPS6276661A JP60216529A JP21652985A JPS6276661A JP S6276661 A JPS6276661 A JP S6276661A JP 60216529 A JP60216529 A JP 60216529A JP 21652985 A JP21652985 A JP 21652985A JP S6276661 A JPS6276661 A JP S6276661A
Authority
JP
Japan
Prior art keywords
resin
bonding
inner leads
lead
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60216529A
Other languages
English (en)
Inventor
Shinichi Shibata
柴田　進一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60216529A priority Critical patent/JPS6276661A/ja
Publication of JPS6276661A publication Critical patent/JPS6276661A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/464—Additional interconnections in combination with leadframes
    • H10W70/468—Circuit boards
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は樹脂封止型半導体装置に関し、特に複数個の半
導体素子（以下チップという）を一つのパッケージに組
込んだ樹脂封止型半導体装置の改良に係る。
〔発明の技術的背景〕
複数個の半導体チップを単一の樹脂封止パッケージに組
込む場合、従来は通常のリードフレームを用いて行なわ
れていた。
第３図はその一例を示す図で、樹脂封止前の状態を示す
断面図である。同図において、１はリードフレームのベ
ッド部、２はインナーリード部である。ベッド部１上に
は接着剤層３を介してフレキシブル基板４が貼着されＣ
いる。該フレキシブル基板の表面には所定の導電性パタ
ーン５が形成され、そのパターンに対して所定の位置に
二個の半導体チップ６１．６２がマウントされている。
そして、半導体チップ６１．６２はボンディングワイヤ
７を介して前記導電性パターン５、または前記インナー
リード２との間に必要な接続がなされている。こうして
アセンブリーされた状態を樹脂封止することにより、外
観的には単一の樹脂モールドパッケージ内に二個の半導
体チップを封止した樹脂封止型半導体装置が製造されて
いる。
〔背景技術の問題点〕
上記従来の樹脂封止型半導体装置では、樹脂パッケージ
内に封止する半導体チップの数や大きさ等によって使用
するリードフレームにおけるベッド部の大きさや、イン
ナーリード部の配置を変更しなければならない問題があ
る。
例えば第４図に示すように、図示の断面では一個の半導
体チップ６のみがマウントされる場合、第３図の場合と
同じリードフレームを用いてアセンブリーするとすれば
、半導体チ・ツブ６から直接インナーリードに接続する
ボンディングワイヤ７が長くなり、図中Ｔで示すような
ベッドタッチによる短絡生じることになる。
また、第３図と同じリードフレームを用いてより多数の
半導体チップ６１〜６３をマウントする場合には、第５
図に示すように大きいフレキシブル基板４′を用いなけ
ればならないから、フレキシブル基板４′がインナーリ
ード部２の近傍上にまで延在することになる。このため
、半導体チップ６３から直接インナーリード２に接続す
るボンディングワイヤ７は、フレキシブル基板の端部に
接触し、導電性パターン５との間で短絡を生じてしまう
。
従って、上記のような問題を回避するためには、Ａこ 夫々の場合ｐ応じてフレキシブル基板の寸法だけでなく
、リードフレームそのものを変更しなければならない。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、搭載する半
導体チップの大きさや個数が変っても、同じリードフレ
ームを用いてこれら複数の半導体チップを単一の樹脂モ
ールドパッケージ内に封止することができる樹脂封止型
半導体装置を提供するものである。
〔発明の概要〕
本発明による樹脂封止型半導体装置は、インナーリード
先端が所定の領域を領域を取囲むように配置されたリー
ドと、該リードのインナーリード先端部裏面に接着固定
された前記所定領域よりも大きい形状を有するフレキシ
ブル樹脂基板と、該フレキシブル基板上にマウントされ
た複数個の半導体チップと、該半導体チップと前記イン
ナーリードの間に必要な接続を行なうボンディングワイ
ヤと、前記インナーリード、前記フレキシブル樹脂基板
、前記複数の半導体チップ及び前記ボンディングワイヤ
を封止する単一の樹脂モールド層とを具備したことを特
徴とするものである。
上記本発明による樹脂封止型半導体装置は、リードパタ
ーンだけでベッド部がないリードフレームを用い、該リ
ードフレームのインナーリード先端部裏面にフレキシブ
ル樹脂基板を接着してその上に半導体チップをマウント
するようにすれば、後は従来の樹脂封止型半導体装置と
同様にして製造することができる。
その場合、リードフレームのインナーリード先端で囲ま
れた領域（通常のリードフレームではベッド部がある場
所）を大きめに取っておけば、半導体チップの大きさや
個数、更には配列が変っても、従来のようにボンディン
グ不良を生じることなく同じリードフレームを用いて実
施できる利点がある。
なお、本発明におけるフレキシブル樹脂基板としては、
ガラスエポキシ樹脂膜、ポリイミド樹脂膜等を用いるこ
とができる。
〔発明の実施例〕
第３図は本発明の一実施例になる樹脂封止型半導体装置
を説明するための図で、樹脂封止前のアセンブリー状態
を示す断面図である。同図において、１１はリードフレ
ームのインナーリード部分である。該インナーリード先
端で囲まれる領域には通常のリードフレームにおけるベ
ッド部は存在せず、またこの領域は同一パッケージで考
えられる最大のスペースになっている。そして、この領
域よりもやや大きいフレキシブル樹脂基板１２が、前記
インナーリード先端部の裏面に熱硬化型接着剤１３を介
して接着固定されている。該フレキシブル樹脂基板１２
は厚さ０．１　ｙ〜０．３賭のポリイミド樹脂膜からな
り、その上には厚さ３５４のＣｕ箔および厚さ　５〜２
０ｘのＮｉメッキ層、更に厚さ３〜５ｐのＡｇメッキ層
または厚さ０．５〜１．０ｐのＡｕメッキ層を積層した
導電性パターン１４が形成されている。そして、このフ
レキシブル樹脂基板１２の所定位置には半導体チップ１
５１゜１５２がエポキシ導電性ペースト等でマウントさ
れ、且つキュアされている。更に、半導体チップ１５＋
　、１５２は夫々ボンディングワイヤ１６を介してイン
ナーリード１１、導電性パターン１４と接続されている
。この実施例になる樹脂封止型半導体装置は、第１図の
状態にアセンブリーした後に所定の封止領域を樹脂モー
ルド層で封止した構造を有している。
上記実施例の樹脂封止型半導体装置では、第１図に示し
たように従来例と違ってベッド部が存在せず、従ってボ
ンディングワイヤ１６が長くなっても所謂ベッドタッチ
による短絡といったボンディング不良を生じることがな
い。また、フレキシブル樹脂基板１２がインナーリード
１１の裏面に貼着されているため、図示のようにインナ
ーリード１１のボンディングポストは半導体チップ１５
＋、１５２のボンディング面よりもレベルが高くなる。
従って、インナーリードに近接して配置された半導体チ
ップ１５２とインナーリードとの間にワイヤボンディン
グを行なっても、ボンディングワイヤ１６がフレキシブ
ル樹脂基板」二の導電性パターン１４に接触して生じる
ボンディング不良を回避することができる。
このため、第２図に示すように半導体チップ１５＋　、
１５２の大きさや配列が違ったり、またマウントする半
導体チップの数が多くなったり少なくなったりした場合
にも、何等の問題を生じることなく第１図と同じリード
フレームを用いて製造することができる。
〔発明の効果〕
以上詳述したように、本発明による樹脂封止型半導体装
置は、搭載する半導体チップの大きさや個数が変っても
、何等の問題を生じることなく、同じリードフレームを
用いてこれら複数の半導体チップを単一の樹脂モールド
パッケージ内に封止できる等、顕著な効果を奏するもの
である。
【図面の簡単な説明】
第１図は本発明の一実施例になる樹脂封止型半導体装置
における樹脂封止前のアセンブリー状態を示す断面図、
第２図は第１図の実施例と同じリードフレームを用い、
且つ搭載する半導体チップの配列および大きさを変えた
他の実施例における樹脂封止前のアセンブリー状態を示
す断面図、第３図は従来の樹脂封止型半導体装置におけ
る樹脂封止前のアセンブリー状態を示す断面図、第４図
および第５図は従来の樹脂封止型半導体装置の問題点を
説明するための断面図である。 １１−・・インナーリード、１２・・・フレキシブル樹
脂猜板、１３・・・熱硬化型接着剤層、１４・・・導電
性パターン、１５１，１５２・・・半導体チップ、１６
・・・ボンディングワイヤ 出願人代理人　弁理士　鈴江武彦 Ｚ 第１図 第３図 ち 第４図

Claims (1)

    【特許請求の範囲】
  1. インナーリード先端が所定の領域を領域を取囲むように
    配置されたリードと、該リードのインナーリード先端部
    裏面に接着固定された前記所定領域よりも大きい形状を
    有するフレキシブル樹脂基板と、該フレキシブル基板上
    にマウントされた複数個の半導体チップと、該半導体チ
    ップと前記インナーリードの間に必要な接続を行なうボ
    ンディングワイヤと、前記インナーリード、前記フレキ
    シブル樹脂基板、前記複数の半導体チップ及び前記ボン
    ディングワイヤを封止する単一の樹脂モールド層とを具
    備したことを特徴とする樹脂封止型半導体装置。
JP60216529A 1985-09-30 1985-09-30 樹脂封止型半導体装置 Pending JPS6276661A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60216529A JPS6276661A (ja) 1985-09-30 1985-09-30 樹脂封止型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60216529A JPS6276661A (ja) 1985-09-30 1985-09-30 樹脂封止型半導体装置

Publications (1)

Publication Number Publication Date
JPS6276661A true JPS6276661A (ja) 1987-04-08

Family

ID=16689859

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60216529A Pending JPS6276661A (ja) 1985-09-30 1985-09-30 樹脂封止型半導体装置

Country Status (1)

Country Link
JP (1) JPS6276661A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420751A (en) * 1990-08-01 1995-05-30 Staktek Corporation Ultra high density modular integrated circuit package
US5446620A (en) * 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5585668A (en) * 1995-01-30 1996-12-17 Staktek Corporation Integrated circuit package with overlapped die on a common lead frame

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420751A (en) * 1990-08-01 1995-05-30 Staktek Corporation Ultra high density modular integrated circuit package
US5446620A (en) * 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5543664A (en) * 1990-08-01 1996-08-06 Staktek Corporation Ultra high density integrated circuit package
US6049123A (en) * 1990-08-01 2000-04-11 Staktek Corporation Ultra high density integrated circuit packages
US5585668A (en) * 1995-01-30 1996-12-17 Staktek Corporation Integrated circuit package with overlapped die on a common lead frame
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame

Similar Documents

Publication Publication Date Title
US6153924A (en) Multilayered lead frame for semiconductor package
US6228683B1 (en) High density leaded ball-grid array package
KR950002000A (ko) 플라스틱 반도체 패키지 및 그 제조방법
KR20010070081A (ko) 반도체 장치 및 그 제조 방법
JP2000286377A (ja) 半導体装置
JP2000286375A (ja) 半導体装置
KR20020085102A (ko) 칩 적층형 반도체 패키지
JP2000286372A (ja) 半導体装置の製造方法
JP2000286376A (ja) 半導体装置の製造方法
KR100331070B1 (ko) 칩싸이즈반도체패키지의 구조 및 그 제조 방법
KR100533761B1 (ko) 반도체패키지
JP2788011B2 (ja) 半導体集積回路装置
JP2652222B2 (ja) 電子部品搭載用基板
JPH03105961A (ja) 樹脂封止型半導体装置
JP2003318362A (ja) 樹脂封止形半導体装置
JPH04192450A (ja) 複合リードフレーム
JP3737093B2 (ja) 半導体装置
JPH08306818A (ja) 半導体装置
JPH11111910A (ja) マルチチップマウント半導体装置及びその製造方法
KR100369501B1 (ko) 반도체패키지
JP3405718B2 (ja) 半導体装置
JPS60262434A (ja) 半導体装置
JPS6352430A (ja) 半導体装置
JPS62172744A (ja) 電子回路実装構造
JP2000315700A (ja) 半導体装置の製造方法