JPS6279680A - 超電導スイツチング回路 - Google Patents
超電導スイツチング回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は極低温（，４，２Ｋ）において動作させる超電
導スイッチング回路に係り、特に超電導スイッチング回
路中の高密度集積化に好適な磁気遮蔽膜の構造および構
成に関するものである。
導スイッチング回路に係り、特に超電導スイッチング回
路中の高密度集積化に好適な磁気遮蔽膜の構造および構
成に関するものである。
従来超電導材料を用いたスイッチング素子あるいは回路
においては、磁気遮蔽膜が用いられ、この磁気遮蔽膜に
は超電導膜が使用される。この超電導磁気遮蔽膜の役割
はいくつかある。すなわち、いわゆる磁気遮蔽による雑
音除去、超電導配線における磁場および電流の均一分布
、磁場結合型ジョセフソンスイッチングゲートにおける
ゲートへの磁場集中効果などである。このような超電導
磁気遮蔽膜の構成および仕様に関しては、ジエイ・エイ
チ・グライナ（Ｊ 、 Ｈ、Ｇ ｒｅｉｎｅｒ）らの「
ジョセフソン集積回路の作製工程ＪＩＢＭジャーナル・
アンド・リサーチ・オブ・ディベロップメン上２４巻１
９５頁、１９８０年（” Ｆ ａｂｒｉｃａｔｉｏｎＰ
ｒｏｃｅｓｓ ｆｏｒ Ｊｏｓｅｐｈｓｏｎ Ｉｎｔｅ
ｇｒａｔｅｄＣｉｒｃｕｉｔｓ″Ｉ Ｂ Ｍ Ｊ 、
Ｒｅｓ、 Ｄｅｖｅｌｏｐ、 Ｖｏｌ。
においては、磁気遮蔽膜が用いられ、この磁気遮蔽膜に
は超電導膜が使用される。この超電導磁気遮蔽膜の役割
はいくつかある。すなわち、いわゆる磁気遮蔽による雑
音除去、超電導配線における磁場および電流の均一分布
、磁場結合型ジョセフソンスイッチングゲートにおける
ゲートへの磁場集中効果などである。このような超電導
磁気遮蔽膜の構成および仕様に関しては、ジエイ・エイ
チ・グライナ（Ｊ 、 Ｈ、Ｇ ｒｅｉｎｅｒ）らの「
ジョセフソン集積回路の作製工程ＪＩＢＭジャーナル・
アンド・リサーチ・オブ・ディベロップメン上２４巻１
９５頁、１９８０年（” Ｆ ａｂｒｉｃａｔｉｏｎＰ
ｒｏｃｅｓｓ ｆｏｒ Ｊｏｓｅｐｈｓｏｎ Ｉｎｔｅ
ｇｒａｔｅｄＣｉｒｃｕｉｔｓ″Ｉ Ｂ Ｍ Ｊ 、
Ｒｅｓ、 Ｄｅｖｅｌｏｐ、 Ｖｏｌ。
２４．１９５．１９８０）に詳述されている。
ところでジョセフソン接合は通常ニオブ系の超電導材料
が用いられているが、ニオブ膜等は必ずしも単結晶であ
る必要はなく、多結晶体であっても超電導１−ンネル特
性に悪影響を及ぼさない。したがって、ジョセフソン接
合を用いた集積回路は下地基板材料として、単結晶、多
結晶あるいは非晶質の何れでも良い。このことは、ジョ
セフソン接合を用いた集積回路において、３次元の集積
化が可能であることを示している。
が用いられているが、ニオブ膜等は必ずしも単結晶であ
る必要はなく、多結晶体であっても超電導１−ンネル特
性に悪影響を及ぼさない。したがって、ジョセフソン接
合を用いた集積回路は下地基板材料として、単結晶、多
結晶あるいは非晶質の何れでも良い。このことは、ジョ
セフソン接合を用いた集積回路において、３次元の集積
化が可能であることを示している。
一方ジョセフソン朶積回路を３次元化する場合、磁気遮
蔽膜の役割が重要となる。すなわち、磁気遮蔽膜を用い
て一方の層において発生した磁場が、他方の層に漏れな
いようにする必要がある。
蔽膜の役割が重要となる。すなわち、磁気遮蔽膜を用い
て一方の層において発生した磁場が、他方の層に漏れな
いようにする必要がある。
本発明の目的は、とくにジョセフソン接合等、スイッチ
ング素子を多層化した、３次元超電導集積回路において
、漏洩磁束の影響によりスイッチング素子の動作余裕の
低下、あるいは誤動作することを阻止するための磁気遮
蔽膜の構造を与えるものである。
ング素子を多層化した、３次元超電導集積回路において
、漏洩磁束の影響によりスイッチング素子の動作余裕の
低下、あるいは誤動作することを阻止するための磁気遮
蔽膜の構造を与えるものである。
３次元超電導集積回路において、最も問題となるのは磁
束のトラップである。たとえば２枚の平行な超電導平板
の臨界温度が等しく、室温から冷却されたとき、臨界温
度以上の温度において超電導平板間に存在した磁場は、
臨界温度以下に冷却したとき、超電導平板間にトラップ
された状態に留まる。超電導臨界温度に高低差を有する
磁気遮蔽膜を用いればこのような問題は解決されるが、
Ｎｂの窒化物であるＮｂＮ（臨界温度１５Ｋ）や、八−
１５型化合物であるＮｂ ３ Ｓｎ （＠昇温度１８Ｋ
）、Ｖ３Ｓｉ（臨界温度１７Ｋ）等は磁場侵入深さが２
００〜５００ｎｍと大きく、これらの超電導膜単独では
十分な磁気遮蔽効果を持たない。
束のトラップである。たとえば２枚の平行な超電導平板
の臨界温度が等しく、室温から冷却されたとき、臨界温
度以上の温度において超電導平板間に存在した磁場は、
臨界温度以下に冷却したとき、超電導平板間にトラップ
された状態に留まる。超電導臨界温度に高低差を有する
磁気遮蔽膜を用いればこのような問題は解決されるが、
Ｎｂの窒化物であるＮｂＮ（臨界温度１５Ｋ）や、八−
１５型化合物であるＮｂ ３ Ｓｎ （＠昇温度１８Ｋ
）、Ｖ３Ｓｉ（臨界温度１７Ｋ）等は磁場侵入深さが２
００〜５００ｎｍと大きく、これらの超電導膜単独では
十分な磁気遮蔽効果を持たない。
以上の点を考慮して、スイッチング素子を多層化した。
３次元超電導集積回路における磁気遮蔽膜の構造および
仕様として以下の様にした。
仕様として以下の様にした。
すなわち、スイッチング素子を含む超電導集積回路が２
層から成る場合、少なくとも一層の磁気遮蔽膜を各層超
電導集積回路の間に挟む。
層から成る場合、少なくとも一層の磁気遮蔽膜を各層超
電導集積回路の間に挟む。
スイッチング素子を含む超電導集積回路が２層あるいは
これ以上の層から成る場合、最外層に配列された磁気遮
蔽膜を最も臨界温度の低い超電導材料により構成し、順
次最外層より２番目の磁気遮蔽膜を２番目に臨界温度の
低い超電導材料により構成し、最内層に配列された磁気
遮蔽膜を最も臨界温度の高い超電導材料により構成する
。
これ以上の層から成る場合、最外層に配列された磁気遮
蔽膜を最も臨界温度の低い超電導材料により構成し、順
次最外層より２番目の磁気遮蔽膜を２番目に臨界温度の
低い超電導材料により構成し、最内層に配列された磁気
遮蔽膜を最も臨界温度の高い超電導材料により構成する
。
ＮｂＮ膜等磁場侵入深さが２００ｎｍ以上の超電導材料
を磁気遮蔽膜として用いる場合、磁気遮蔽膜を３層構造
とする。中間層を高臨界温度超電導材料とし、両側層を
Ｎｂなど磁場侵入深さが１１００ｎあるいはこれ以下で
ある超電導膜とする。
を磁気遮蔽膜として用いる場合、磁気遮蔽膜を３層構造
とする。中間層を高臨界温度超電導材料とし、両側層を
Ｎｂなど磁場侵入深さが１１００ｎあるいはこれ以下で
ある超電導膜とする。
本実施例において多層化された超電導回路の構成および
製造方法について述べる。
製造方法について述べる。
第１図は超電導回路が２層になった場合の、回路断面図
を示したものである。各層の超電導回路は、ジョセフソ
ン接合を用いたスイッチング素子と抵抗膜３および層間
絶縁膜２から成る。ジョセフソン接合は下部電極４およ
び下部電極５をＮｂ膜とし、トンネル障壁層６はＡＱ酸
化物から成る。
を示したものである。各層の超電導回路は、ジョセフソ
ン接合を用いたスイッチング素子と抵抗膜３および層間
絶縁膜２から成る。ジョセフソン接合は下部電極４およ
び下部電極５をＮｂ膜とし、トンネル障壁層６はＡＱ酸
化物から成る。
抵抗膜３は窒素を混入したＭｏ膜とした。層間絶縁膜は
Ｓ１０とした。最下層および最上層の磁気遮蔽膜１．９
はＮｂとした。超電導回路間の磁気遮蔽膜７，８はＮｂ
７．ＮｂＮ３およびＮｂ７の３層構造とした。
Ｓ１０とした。最下層および最上層の磁気遮蔽膜１．９
はＮｂとした。超電導回路間の磁気遮蔽膜７，８はＮｂ
７．ＮｂＮ３およびＮｂ７の３層構造とした。
各層の厚みに関しては、ジョセフソン接合の下部電極を
兼ねたＮｂ配線膜４の膜厚は２００ｎｍ。
兼ねたＮｂ配線膜４の膜厚は２００ｎｍ。
ジョセフソン接合上都電ｉＮｂ膜５の膜厚は３００膜ｍ
、抵抗膜３の膜厚は１００ ｎ ｍ ｒ最下層Ｎｂ磁気
遮蔽膜１の膜厚は２００膜ｍ、最上層Ｎｂ磁気遮蔽膜９
の膜厚は５００膜ｍ、超電導口路間磁気遮蔽膜７，８中
のＮｂ膜厚は２００膜ｍ。
、抵抗膜３の膜厚は１００ ｎ ｍ ｒ最下層Ｎｂ磁気
遮蔽膜１の膜厚は２００膜ｍ、最上層Ｎｂ磁気遮蔽膜９
の膜厚は５００膜ｍ、超電導口路間磁気遮蔽膜７，８中
のＮｂ膜厚は２００膜ｍ。
ＮｂＮ膜の膜厚は３００膜ｍとした。層間絶縁膜の膜厚
は上下に位置する配線膜の膜厚の中間値とした。超電導
配線膜のパターン形成加工により除去された部分はＳｉ
膜膜により埋戻しを行った。
は上下に位置する配線膜の膜厚の中間値とした。超電導
配線膜のパターン形成加工により除去された部分はＳｉ
膜膜により埋戻しを行った。
つぎに多層化された超電導回路の製造方法について述べ
る。Ｓｉウェハ上にスパッタ法により、最下層の磁気遮
蔽膜用Ｎｂ膜１を２００ ｎｍの厚さに形成した。レジ
ストパターンの形成を行った後、ＣＦ４ガスによる反応
性イオンエツチングにより、磁気遮蔽膜パターンの形成
を行った。Ｎｂ膜のエツチングにより除去された部分は
Ｓｉ膜膜により埋戻した。
る。Ｓｉウェハ上にスパッタ法により、最下層の磁気遮
蔽膜用Ｎｂ膜１を２００ ｎｍの厚さに形成した。レジ
ストパターンの形成を行った後、ＣＦ４ガスによる反応
性イオンエツチングにより、磁気遮蔽膜パターンの形成
を行った。Ｎｂ膜のエツチングにより除去された部分は
Ｓｉ膜膜により埋戻した。
磁気遮蔽膜上の８１０層間絶縁膜２は真空蒸着法により
膜形成するとともに、リフトオフ法によりパターン形成
を行った。
膜形成するとともに、リフトオフ法によりパターン形成
を行った。
つぎに窒素を不純物として含んだＭＯ抵抗膜３をスパッ
タ法により形成した。抵抗膜の膜厚は５０ｎｍとした。
タ法により形成した。抵抗膜の膜厚は５０ｎｍとした。
レジストパターンの形成を行った後、Ａｒによるイオン
ビームエツチングにより。
ビームエツチングにより。
抵抗膜パターンの形成を行った。後のエツチング除去程
において、抵抗膜がエツチングされるのを防止するため
に、配線とのコンタクト以外の部分にＳｉＯ保護膜を被
覆した。ＳｉＯ保護膜の厚みは１１００ｎとした。
において、抵抗膜がエツチングされるのを防止するため
に、配線とのコンタクト以外の部分にＳｉＯ保護膜を被
覆した。ＳｉＯ保護膜の厚みは１１００ｎとした。
さらに、ウェハ表面層をＡｒによる高周波スパッタによ
りクリーニングした後、ジョセフソン接合の形成を行っ
た。ジョセフソン接合は下部電極Ｎｂ模膜４．ＡＱ化物
トンネル障壁層６．および上部電極Ｎｂ膜５を連続的に
形成した後に、レジストパターンを形成する工程、反応
性イオンエツチングにより加工を行う工程、およびエツ
チング除去した部分を８１０膜により埋戻す工程を通じ
て形成した。以上述べた抵抗膜とジョセフソン接合の組
合せにより、電流注入直接結合型論理回路を構成した。
りクリーニングした後、ジョセフソン接合の形成を行っ
た。ジョセフソン接合は下部電極Ｎｂ模膜４．ＡＱ化物
トンネル障壁層６．および上部電極Ｎｂ膜５を連続的に
形成した後に、レジストパターンを形成する工程、反応
性イオンエツチングにより加工を行う工程、およびエツ
チング除去した部分を８１０膜により埋戻す工程を通じ
て形成した。以上述べた抵抗膜とジョセフソン接合の組
合せにより、電流注入直接結合型論理回路を構成した。
この上に膜厚４００ｎｍのＳｉｏ層間絶縁膜２を形成し
た。
た。
つぎに超電導回路ＬＸｊの磁気遮蔽膜７，８を形成した
。両側Ｎｂ膜７の形成方法はすでに述べた通りである。
。両側Ｎｂ膜７の形成方法はすでに述べた通りである。
ＮｂＮ膜８はＡｒと窒素の混合ガス雰囲気中でＮｂター
ゲットのスパッタを行うことにより、形成した。作製し
たＮ ｂ Ｎ膜の超電導臨界温度は１５にであった。
ゲットのスパッタを行うことにより、形成した。作製し
たＮ ｂ Ｎ膜の超電導臨界温度は１５にであった。
さらに第二層の超電導論理回路の形成を行ったが、基本
的な形成方法は第一層と同様である。
的な形成方法は第一層と同様である。
最後に膜厚５００ｎｍの磁気遮蔽Ｎｂ膜９を形成し、反
応性イオンエツチングにより必要とする部分以外を除去
することにより、回路全体を完成させた。
応性イオンエツチングにより必要とする部分以外を除去
することにより、回路全体を完成させた。
以上のごとく完成した二層超電導回路をＦｅ−Ｎｉ系高
帯磁率板によって覆うとともに、液体ヘリウム温度に冷
却した。液体ヘリウム温度において回路動作を行わせた
ところ、数十ゲートから成る論理回路において、磁束の
トラップによると見られる回路の誤動作は皆無であった
。
帯磁率板によって覆うとともに、液体ヘリウム温度に冷
却した。液体ヘリウム温度において回路動作を行わせた
ところ、数十ゲートから成る論理回路において、磁束の
トラップによると見られる回路の誤動作は皆無であった
。
なお１層間絶縁膜として用いたＳｉ膜は熱伝導率が低い
ので下層回路における発熱を放散し廻い。
ので下層回路における発熱を放散し廻い。
したがって、集積度に限界を与える。Ｓ１０膜の代りに
Ｓｉ膜を用いた場合、液体ヘリウムへの放熱の点で有効
であった。
Ｓｉ膜を用いた場合、液体ヘリウムへの放熱の点で有効
であった。
以上述べたごとく１本発明によれば、超電導回路の多層
化によって回路の高密度化をはかることができる。高密
度化の程度は、当然のことながら回路の積層数に比例す
る。超電導回路をこのように３次元的に集積化できる理
由は、回路素子がＮｂ膜膜条多結晶体より構成され、下
地材料の種類を問わないことによる。
化によって回路の高密度化をはかることができる。高密
度化の程度は、当然のことながら回路の積層数に比例す
る。超電導回路をこのように３次元的に集積化できる理
由は、回路素子がＮｂ膜膜条多結晶体より構成され、下
地材料の種類を問わないことによる。
本発明における第２の効果は１本発明に示した磁気遮蔽
膜構成を用いろことにより１回路への磁束トラップを低
減できることである。
膜構成を用いろことにより１回路への磁束トラップを低
減できることである。
本発明における第３の効果は、本発明に示した磁気遮蔽
膜構成を用いることにより、磁気遮蔽膜の有効磁場侵入
深さを短かくできるので、超電、導配線を伝播する信号
の伝送速度を低下させることは無い。
膜構成を用いることにより、磁気遮蔽膜の有効磁場侵入
深さを短かくできるので、超電、導配線を伝播する信号
の伝送速度を低下させることは無い。
第１図は二層構造超電導回路の断面図である。
１・・・・・下層Ｎｂ磁気遮蔽膜、２・・・・・・Ｓｉ
Ｏ層間絶縁膜、３・・・・・・Ｍｏ抵抗膜、４・−・・
・・Ｎｂ下部電極膜、５・・・・・・Ｎｂ上部電極膜、
６・・・・・・ＡＱ酸化物障壁層、７・・・・・・中間
層Ｎｂ磁気遮蔽膜、８・・・・・・中間層Ｎ ｂ Ｎ磁
気遮蔽膜、９・・・・・・上層Ｎｂ磁気遮蔽膜。
Ｏ層間絶縁膜、３・・・・・・Ｍｏ抵抗膜、４・−・・
・・Ｎｂ下部電極膜、５・・・・・・Ｎｂ上部電極膜、
６・・・・・・ＡＱ酸化物障壁層、７・・・・・・中間
層Ｎｂ磁気遮蔽膜、８・・・・・・中間層Ｎ ｂ Ｎ磁
気遮蔽膜、９・・・・・・上層Ｎｂ磁気遮蔽膜。
Claims (1)
- 【特許請求の範囲】 １、超電導膜より成る超電導スイッチング素子より構成
される超電導スイッチング回路において、超電導膜より
成る磁気遮蔽膜の両側面に超電導スイッチング素子を配
列することを特徴とする超電導スイッチング回路。 ２、特許請求の範囲第１項において、前記磁気遮蔽膜を
複数枚有し、それぞれの磁気遮蔽膜の両側に超電導スイ
ッチング素子を配列し、かつ最外層に配列された磁気遮
蔽膜を最も超電導臨界温度の低い超電導材料により構成
し、順次最外層より内側の磁気遮蔽膜を超電導臨界温度
の高い超電導材料により構成し、最内層に配列された磁
気遮蔽膜を最も超電導臨界温度の高い超電導材料により
構成することを特徴とする超電導スイッチング回路。 ３、特許請求の範囲第１項又は第２項において、前記磁
気遮蔽膜は３層の超電導膜により構成され、内層の超電
導膜臨界温度が両外層の超電導膜臨界温度より高いこと
を特徴とする超電導スイッチング回路。 ４、特許請求の範囲第３項において、前記磁気遮蔽膜は
、両外層の超電導膜をＮｂとし、内層の超電導膜をＮｂ
より臨界温度の高い超電導膜となすことを特徴とする超
電導スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217933A JPS6279680A (ja) | 1985-10-02 | 1985-10-02 | 超電導スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217933A JPS6279680A (ja) | 1985-10-02 | 1985-10-02 | 超電導スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6279680A true JPS6279680A (ja) | 1987-04-13 |
| JPH0513392B2 JPH0513392B2 (ja) | 1993-02-22 |
Family
ID=16711985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217933A Granted JPS6279680A (ja) | 1985-10-02 | 1985-10-02 | 超電導スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279680A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382754B1 (ko) * | 1996-10-31 | 2003-07-22 | 삼성전자주식회사 | 메모리 소자 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350986A (en) * | 1976-10-20 | 1978-05-09 | Fujitsu Ltd | Josephson integrated circuit by multilayer structure |
-
1985
- 1985-10-02 JP JP60217933A patent/JPS6279680A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350986A (en) * | 1976-10-20 | 1978-05-09 | Fujitsu Ltd | Josephson integrated circuit by multilayer structure |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382754B1 (ko) * | 1996-10-31 | 2003-07-22 | 삼성전자주식회사 | 메모리 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513392B2 (ja) | 1993-02-22 |
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