JPS628050B2 - - Google Patents
Info
- Publication number
- JPS628050B2 JPS628050B2 JP55150750A JP15075080A JPS628050B2 JP S628050 B2 JPS628050 B2 JP S628050B2 JP 55150750 A JP55150750 A JP 55150750A JP 15075080 A JP15075080 A JP 15075080A JP S628050 B2 JPS628050 B2 JP S628050B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- value
- capacitance value
- hold
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
本発明は、PCM（パルス符号変調）通信にお
けるキヤパシタアレー形の復号器に関するもので
ある。 PCM通信においては、伝送する音声信号の確
率分布を考慮して、大振幅は粗く、小振幅は細か
く量子化する非直線符号化により、８ビツト程度
の符号長に圧縮して伝送するのが通常である。 この場合、折線形非直線圧伸法則は、そのデイ
ジタル直線化を効率よく行うことができるので、
近時各国において多く採用されている。 これに対しては、CCITT（国際電信電話諮問
委員合）の勧告G.711によるμ法則、Ａ法則が代
表的なもので、国際的な標準となつている。 例えば、このμ法則によると、符号器の入力電
圧レベルに対する判定値と、これに対応する復号
器の出力値との関係は、正の入力値の最大値近傍
に対して第１表のごとく規定されている。
けるキヤパシタアレー形の復号器に関するもので
ある。 PCM通信においては、伝送する音声信号の確
率分布を考慮して、大振幅は粗く、小振幅は細か
く量子化する非直線符号化により、８ビツト程度
の符号長に圧縮して伝送するのが通常である。 この場合、折線形非直線圧伸法則は、そのデイ
ジタル直線化を効率よく行うことができるので、
近時各国において多く採用されている。 これに対しては、CCITT（国際電信電話諮問
委員合）の勧告G.711によるμ法則、Ａ法則が代
表的なもので、国際的な標準となつている。 例えば、このμ法則によると、符号器の入力電
圧レベルに対する判定値と、これに対応する復号
器の出力値との関係は、正の入力値の最大値近傍
に対して第１表のごとく規定されている。
【表】
これによると、符号器における最大入力電圧レ
ベルＸMAXと復号器の最大出力電圧レベルＹMAX
は、第１表の最大判定値8159を基準値として次式
のように表わすことができる。 ＸMAX＝8159・ＧCOD・ＶREF …(1) ＹMAX＝8031・ＧDEC・ＶREF・ＧSH …(2) ただし、ＶREFは、基準電圧、ＧCOD，ＧDEC
は、符号器、復号器に対する基準電圧調整利得、
ＧSHは、サンプルホールド回路の利得である。 これに対し、通信系では送受間の伝送系に一定
の所要電圧利得を確保しなければならないので、
これをαとすると、例えば、量子化区間の最大値
に対して、 8159・ＧCOD・ＶREF・α ＝8031・ＧDEC・ＶREF・ＧSH …(3) なる関係が必要となり、これは他の復号器出力電
圧レベル値に対応する量子化区間についても同様
である。 これを実現するための方法として、 (a) 送受それぞれの基準電圧調整利得ＧCOD，ＧD
ＥＣを調整する。 (b) 復号器内のサンプルホールド回路の利得ＧSH
を調整する。 の２方法が考えられる。 (a)の場合には、送受間で基準電圧が同一であつ
ても、その基準電圧調整利得ＧCOD，ＧDECを得る
ために、それぞれ、独立した電圧利得調整回路を
必要とするので、これに対して異なる調整用素子
（例えば、抵抗器等）を用意して調整をしなけれ
ばならないし、その工数も大きい。 (b)の場合には、 ＧSH（8159／8031）・α …(4) となるようにサンプルホールド回路の利得を定め
ると、基準電圧調整利得ＧCOD＝ＧDECとなり、基
準電圧調整回路は、符号器、復号器で同一のもの
を使用することができ、その調整用素子も送受信
側で同一のものを用意しておけばよい。 これは、最近の半導体技術の進歩により、符号
器、復号器がIC（集積回路）、LSI（大規模集積
回路）内に単一回線ごとに対となつて組込まれう
るようになると、特に要求されることである。 しかしながら、従来の技術では、サンプルホー
ルド回路は、その利得を上記(4)式で与えられるよ
うに、IC，LSI内に正確に実現することは困難で
あつた。 本発明の目的は、上記した従来技術の欠点をな
くし、経済的にサンプルホールド回路をIC，LSI
内に実現することができる復号器を提供すること
にある。 本発明の特徴は、サンプルホールド回路のホー
ルドキヤパシタの容量値をキヤパシタアレー回路
の総容量値より単位容量値の４倍だけ少ない値と
し、全てのキヤパシタを単位容量値の同一形式の
キヤパシタにより構成した復号器にある。 以下、本発明の実施例を図に基づいて説明す
る。図は、本発明に係る復号器の一実施例の主要
部の回路図である。 ここで、CAはキヤパシタアレー回路、Ｃ１〜
Ｃ８は、そのキヤパシタ、Ｃ０は、同付加キヤパ
シタ、Ｓ１〜Ｓ８は、同スイツチ、STは、同セ
ツトスイツチ、RS１は、同リセツトスイツチ、
SPは、同サンプリングスイツチ、SHは、サンプ
ルホールド回路、ＣHは、そのホールドキヤパシ
タ、RS２は、同リセツトスイツチ、AMPは、演
算増幅器である。 まず、回路動作の概略について述べる。 最初、復号器のリセツト時には、前回のデイジ
タル・アナログ変換値をホールドキヤパシタＣH
に保持しておくため、セツトスイツチST、リセ
ツトスイツチRS１をアース端子に接続し、サン
プリングスイツチSPを開いておく。 次に、次回のデータを受入れる準備としてリセ
ツトスイツチRS２を閉じ、ホールドキヤパシタ
ＣHに蓄えられた電荷を放電し、前回のデイジタ
ル・アナログ変換値をリセツトする。 更に、サンプリング時には、リセツトスイツチ
RS１，RS２を開き、セツトスイツチSTを入力
端子ＶINに接続するとともに、サンプリングスイ
ツチSPを閉じることにより、所定の入力電圧
（例えば、前記(2)式に関連して8031・ＧDEC・ＶRE
Ｆに対応するもの）をキヤパシタＣ１〜Ｃ８、ホ
ールドキヤパシタＣHに分圧印加する。 この場合、復号器に入力されるPCM符号に従
い、スイツチＳ１〜Ｓ８が選択・組合せ動作を
し、それに対応するキヤパシタＣ１〜Ｃ８が充電
される。 キヤパシタＣ１〜Ｃ８の容量は、単位容量値を
Ｃとすると、一般に、μ法則の場合には、キヤパ
シタＣ１の容量値をICとし、これを基準として
以下２進加重されて、それぞれ、キヤパシタＣ２
は2C、同Ｃ３は4C、同Ｃ４は8C、同Ｃ５は
16C、同Ｃ６は32C、同Ｃ７は64C、同Ｃ８は
128Cが選ばれ、その総容量値Caは225Cとなる。 また、Ａ法則の場合には、キヤパシタＣ１に単
位容量Ｃの付加キヤパシタＣ０を付加してその容
量値を2Cとし、以下キヤパシタＣ２〜Ｃ８につ
いては、μ法則の場合と同一値で、その総容量値
Caは256Cとなる。 なお、この付加キヤパシタＣ０は、あらかじめ
固定的にキヤパシタＣ１に付加しておくか、また
は必要に応じて付加接続するようにしてもよい。 復号器の入力PCM符号が最大値の場合には、
サンプルホールドSHの利得ＧSHは、ホールドキ
ヤパシタＣHの容量値を便宜上同じくＣHとする
と、次式で表わされる。 ＧSH＝Ca／ＣH …(5) したがつて、μの法則の場合、(5)式を前記(4)式
に代入すると、 ＣH＝（8031／8159）・（Ca／α） ≒250.9995C／α …(6) となる。 特に、実用上は、殆どの場合にα＝１であるの
で、そのときは、ＣH＝251Cとして単位容量値Ｃ
の整数倍としても、無視しうる誤差範囲でμ法則
に従つた忠実な復号化をすることができることが
明らかである。 Ａ法則の場合には、第１表に対応するものとし
て第２表が規定されている。
ベルＸMAXと復号器の最大出力電圧レベルＹMAX
は、第１表の最大判定値8159を基準値として次式
のように表わすことができる。 ＸMAX＝8159・ＧCOD・ＶREF …(1) ＹMAX＝8031・ＧDEC・ＶREF・ＧSH …(2) ただし、ＶREFは、基準電圧、ＧCOD，ＧDEC
は、符号器、復号器に対する基準電圧調整利得、
ＧSHは、サンプルホールド回路の利得である。 これに対し、通信系では送受間の伝送系に一定
の所要電圧利得を確保しなければならないので、
これをαとすると、例えば、量子化区間の最大値
に対して、 8159・ＧCOD・ＶREF・α ＝8031・ＧDEC・ＶREF・ＧSH …(3) なる関係が必要となり、これは他の復号器出力電
圧レベル値に対応する量子化区間についても同様
である。 これを実現するための方法として、 (a) 送受それぞれの基準電圧調整利得ＧCOD，ＧD
ＥＣを調整する。 (b) 復号器内のサンプルホールド回路の利得ＧSH
を調整する。 の２方法が考えられる。 (a)の場合には、送受間で基準電圧が同一であつ
ても、その基準電圧調整利得ＧCOD，ＧDECを得る
ために、それぞれ、独立した電圧利得調整回路を
必要とするので、これに対して異なる調整用素子
（例えば、抵抗器等）を用意して調整をしなけれ
ばならないし、その工数も大きい。 (b)の場合には、 ＧSH（8159／8031）・α …(4) となるようにサンプルホールド回路の利得を定め
ると、基準電圧調整利得ＧCOD＝ＧDECとなり、基
準電圧調整回路は、符号器、復号器で同一のもの
を使用することができ、その調整用素子も送受信
側で同一のものを用意しておけばよい。 これは、最近の半導体技術の進歩により、符号
器、復号器がIC（集積回路）、LSI（大規模集積
回路）内に単一回線ごとに対となつて組込まれう
るようになると、特に要求されることである。 しかしながら、従来の技術では、サンプルホー
ルド回路は、その利得を上記(4)式で与えられるよ
うに、IC，LSI内に正確に実現することは困難で
あつた。 本発明の目的は、上記した従来技術の欠点をな
くし、経済的にサンプルホールド回路をIC，LSI
内に実現することができる復号器を提供すること
にある。 本発明の特徴は、サンプルホールド回路のホー
ルドキヤパシタの容量値をキヤパシタアレー回路
の総容量値より単位容量値の４倍だけ少ない値と
し、全てのキヤパシタを単位容量値の同一形式の
キヤパシタにより構成した復号器にある。 以下、本発明の実施例を図に基づいて説明す
る。図は、本発明に係る復号器の一実施例の主要
部の回路図である。 ここで、CAはキヤパシタアレー回路、Ｃ１〜
Ｃ８は、そのキヤパシタ、Ｃ０は、同付加キヤパ
シタ、Ｓ１〜Ｓ８は、同スイツチ、STは、同セ
ツトスイツチ、RS１は、同リセツトスイツチ、
SPは、同サンプリングスイツチ、SHは、サンプ
ルホールド回路、ＣHは、そのホールドキヤパシ
タ、RS２は、同リセツトスイツチ、AMPは、演
算増幅器である。 まず、回路動作の概略について述べる。 最初、復号器のリセツト時には、前回のデイジ
タル・アナログ変換値をホールドキヤパシタＣH
に保持しておくため、セツトスイツチST、リセ
ツトスイツチRS１をアース端子に接続し、サン
プリングスイツチSPを開いておく。 次に、次回のデータを受入れる準備としてリセ
ツトスイツチRS２を閉じ、ホールドキヤパシタ
ＣHに蓄えられた電荷を放電し、前回のデイジタ
ル・アナログ変換値をリセツトする。 更に、サンプリング時には、リセツトスイツチ
RS１，RS２を開き、セツトスイツチSTを入力
端子ＶINに接続するとともに、サンプリングスイ
ツチSPを閉じることにより、所定の入力電圧
（例えば、前記(2)式に関連して8031・ＧDEC・ＶRE
Ｆに対応するもの）をキヤパシタＣ１〜Ｃ８、ホ
ールドキヤパシタＣHに分圧印加する。 この場合、復号器に入力されるPCM符号に従
い、スイツチＳ１〜Ｓ８が選択・組合せ動作を
し、それに対応するキヤパシタＣ１〜Ｃ８が充電
される。 キヤパシタＣ１〜Ｃ８の容量は、単位容量値を
Ｃとすると、一般に、μ法則の場合には、キヤパ
シタＣ１の容量値をICとし、これを基準として
以下２進加重されて、それぞれ、キヤパシタＣ２
は2C、同Ｃ３は4C、同Ｃ４は8C、同Ｃ５は
16C、同Ｃ６は32C、同Ｃ７は64C、同Ｃ８は
128Cが選ばれ、その総容量値Caは225Cとなる。 また、Ａ法則の場合には、キヤパシタＣ１に単
位容量Ｃの付加キヤパシタＣ０を付加してその容
量値を2Cとし、以下キヤパシタＣ２〜Ｃ８につ
いては、μ法則の場合と同一値で、その総容量値
Caは256Cとなる。 なお、この付加キヤパシタＣ０は、あらかじめ
固定的にキヤパシタＣ１に付加しておくか、また
は必要に応じて付加接続するようにしてもよい。 復号器の入力PCM符号が最大値の場合には、
サンプルホールドSHの利得ＧSHは、ホールドキ
ヤパシタＣHの容量値を便宜上同じくＣHとする
と、次式で表わされる。 ＧSH＝Ca／ＣH …(5) したがつて、μの法則の場合、(5)式を前記(4)式
に代入すると、 ＣH＝（8031／8159）・（Ca／α） ≒250.9995C／α …(6) となる。 特に、実用上は、殆どの場合にα＝１であるの
で、そのときは、ＣH＝251Cとして単位容量値Ｃ
の整数倍としても、無視しうる誤差範囲でμ法則
に従つた忠実な復号化をすることができることが
明らかである。 Ａ法則の場合には、第１表に対応するものとし
て第２表が規定されている。
【表】
したがつて、前記(4)，(6)式に対応して次の関係
式（4a），（6a）が得られ、 ＧSH＝（4096／4032）・α …（4a） ＣH＝（4032／4096）・（Ca／α） ＝252C／α …（6a） この容量値ＣHによれば、上述のμ法則の場合と
同様な所望の復号化を行うことができ、特に、α
＝１のときには、ＣH＝252Cとして上述と同様な
効果を得ることができる。 以上求めたＣHの値は、μ法則、Ａ法則のいず
れの場合も各キヤパシタアレー回路の総容量値
Caに対して4Cだけ少ない値である。 そこで、ホールドキヤパシタの容量値をＣH＝
Ca−4Cとし、IC，LSI内において、単位容量値
Ｃの同一形式のキヤパシタを所定数だけ形成し、
これらを合成接続してキヤパシタＣ１〜Ｃ８、ホ
ールドキヤパシタＣHを構成することにより、各
キヤパシタを正確かつ容易に実現することができ
る。 以上の説明においては、符号器の入力値として
最大値近傍のもののみを取上げているが、それよ
りも低い入力値の場合にも、それに対応した所定
の電圧がキヤパシタアレー回路CAの入力端子ＶI
Ｎに印加されるので、前述の関係はそのままシフ
トされて適合することができる。 以上により、これを要約すると、本発明に係る
ものにおいては、サンプルホールド回路の利得を
考慮してホールドキヤパシタの容量値を決定して
いるので、送、受信側それぞれの基準電圧調整利
得は同一でよくなり、その調整が非常に容易で、
回路も共通にできるものである。 また、ＣH＝Ca−4Cなる値を選ぶことにより、
μ法則、Ａ法則のいずれの場合も、ＣHを単位容
量値Ｃの整数倍として、その構成を実現可能とし
たものである。 すなわち、各キヤパシタを単位容量値Ｃの同一
形式のキヤパシタを所定数接続して構成したもの
であり、これにより、IC，LSI内で各キヤパシタ
値を正確に実現できることとなる。 以上、詳細に説明したように、本発明によれ
ば、符号器、復号器に対する基準電圧の調整回路
を共通にして調整素子・工数を減少せしめ、か
つ、サンプルホールド回路のホールドキヤパシタ
をIC，LSI内で正確に実現することができるの
で、入力符号化電圧に対して出力復号化電圧値を
正確に一致させることができ、復号器の特性向
上、経済化に顕著な効果が得られる。 特に、回線ごとに符号器、復号器を同一IC，
LSIに具備させたもの（いわゆる、コーデツク）
について、小形化、経済化をし、かつ、特性向上
に寄与することができるものである。
式（4a），（6a）が得られ、 ＧSH＝（4096／4032）・α …（4a） ＣH＝（4032／4096）・（Ca／α） ＝252C／α …（6a） この容量値ＣHによれば、上述のμ法則の場合と
同様な所望の復号化を行うことができ、特に、α
＝１のときには、ＣH＝252Cとして上述と同様な
効果を得ることができる。 以上求めたＣHの値は、μ法則、Ａ法則のいず
れの場合も各キヤパシタアレー回路の総容量値
Caに対して4Cだけ少ない値である。 そこで、ホールドキヤパシタの容量値をＣH＝
Ca−4Cとし、IC，LSI内において、単位容量値
Ｃの同一形式のキヤパシタを所定数だけ形成し、
これらを合成接続してキヤパシタＣ１〜Ｃ８、ホ
ールドキヤパシタＣHを構成することにより、各
キヤパシタを正確かつ容易に実現することができ
る。 以上の説明においては、符号器の入力値として
最大値近傍のもののみを取上げているが、それよ
りも低い入力値の場合にも、それに対応した所定
の電圧がキヤパシタアレー回路CAの入力端子ＶI
Ｎに印加されるので、前述の関係はそのままシフ
トされて適合することができる。 以上により、これを要約すると、本発明に係る
ものにおいては、サンプルホールド回路の利得を
考慮してホールドキヤパシタの容量値を決定して
いるので、送、受信側それぞれの基準電圧調整利
得は同一でよくなり、その調整が非常に容易で、
回路も共通にできるものである。 また、ＣH＝Ca−4Cなる値を選ぶことにより、
μ法則、Ａ法則のいずれの場合も、ＣHを単位容
量値Ｃの整数倍として、その構成を実現可能とし
たものである。 すなわち、各キヤパシタを単位容量値Ｃの同一
形式のキヤパシタを所定数接続して構成したもの
であり、これにより、IC，LSI内で各キヤパシタ
値を正確に実現できることとなる。 以上、詳細に説明したように、本発明によれ
ば、符号器、復号器に対する基準電圧の調整回路
を共通にして調整素子・工数を減少せしめ、か
つ、サンプルホールド回路のホールドキヤパシタ
をIC，LSI内で正確に実現することができるの
で、入力符号化電圧に対して出力復号化電圧値を
正確に一致させることができ、復号器の特性向
上、経済化に顕著な効果が得られる。 特に、回線ごとに符号器、復号器を同一IC，
LSIに具備させたもの（いわゆる、コーデツク）
について、小形化、経済化をし、かつ、特性向上
に寄与することができるものである。
図は、本発明に係る復号器の一実施例の主要部
の回路図である。 CA……キヤパシタアレー回路、Ｃ１〜Ｃ８…
…キヤパシタ、Ｃ０……付加キヤパシタ、Ｓ１〜
Ｓ８……スイツチ、ST……セツトスイツチ、RS
１……リセツトスイツチ、SP……サンプリング
スイツチ、SH……サンプルホールド回路、ＣH…
…ホールドキヤパシタ、AMP……演算増幅器。
の回路図である。 CA……キヤパシタアレー回路、Ｃ１〜Ｃ８…
…キヤパシタ、Ｃ０……付加キヤパシタ、Ｓ１〜
Ｓ８……スイツチ、ST……セツトスイツチ、RS
１……リセツトスイツチ、SP……サンプリング
スイツチ、SH……サンプルホールド回路、ＣH…
…ホールドキヤパシタ、AMP……演算増幅器。
Claims (1)
- １ 単位容量値Ｃの基準キヤパシタおよび単位容
量値Ｃを順次２進加重した2Cから27Cまでの容量
値のキヤパシタ計８個からなるキヤパシタアレー
回路または上記基準キヤパシタにのみ更に単位容
量値を付加したキヤパシタアレー回路と、このキ
ヤパシタアレー回路からの出力を増幅する増幅器
およびこの増幅器の入出力端に並列に接続された
ホールドキヤパシタからなるサンプルホールド回
路とを有する復号器において、上記ホールドキヤ
パシタの容量値を上記キヤパシタアレー回路の総
容量値より単位容量値の４倍だけ少ない値とし、
上記キヤパシタアレー回路の各キヤパシタおよび
上記ホールドキヤパシタをいずれも単位容量値Ｃ
の同一形式のキヤパシタを所定数接続して構成し
たことを特徴とする復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15075080A JPS5775029A (en) | 1980-10-29 | 1980-10-29 | Decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15075080A JPS5775029A (en) | 1980-10-29 | 1980-10-29 | Decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5775029A JPS5775029A (en) | 1982-05-11 |
| JPS628050B2 true JPS628050B2 (ja) | 1987-02-20 |
Family
ID=15503594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15075080A Granted JPS5775029A (en) | 1980-10-29 | 1980-10-29 | Decoder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5775029A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4077035A (en) * | 1976-05-10 | 1978-02-28 | International Business Machines Corporation | Two-stage weighted capacitor circuit for analog-to-digital and digital-to-analog converters |
-
1980
- 1980-10-29 JP JP15075080A patent/JPS5775029A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5775029A (en) | 1982-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0060583A1 (en) | System for the quantization of signals | |
| EP0163298A2 (en) | PCM coder/decoder with two-wire/four-wire conversion | |
| US4862168A (en) | Audio digital/analog encoding and decoding | |
| US5615235A (en) | Signal processing system for use in a digital signal clock changing apparatus | |
| EP0186151A2 (en) | Extrema coding digitizing signal processing method and apparatus | |
| US4348768A (en) | PCM Codec using common D/A converter for encoding and decoding | |
| US4933675A (en) | Audio digital/analog encoding and decoding | |
| CA1182924A (en) | Capacitive dac to switched capacitor filter interface circuit | |
| US4818996A (en) | Digital-to-analog converting circuit | |
| CA1340064C (en) | Signal processing apparatus with dual parallel a/d and d/a converters | |
| Gregorian et al. | An integrated single-chip PCM voice codec with filters | |
| EP0130716A2 (en) | Signal processing integrated circuit with AD or DA converter | |
| US4787080A (en) | PCM coder and decoder circuit having digital balancing network | |
| US4731834A (en) | Adaptive filter including signal path compensation | |
| JP2598142B2 (ja) | 信号変換装置および信号変換方法 | |
| US4507792A (en) | PCM Encoder conformable to the A-law | |
| JPS6136415B2 (ja) | ||
| US3678389A (en) | Method and means for minimizing the subjective effect of bit errors on pcm-encoded voice communication | |
| RU2127492C1 (ru) | Устройство для подсоединения модема к одной из множества телефонных линий | |
| JPS6031411B2 (ja) | アナログ−デジタル変換装置 | |
| EP0177239A2 (en) | Adaptive filter including signal path compensation | |
| US4309676A (en) | Instantaneous compressor and instantaneous expandor | |
| Vogel et al. | A digital signal-processing codec filter for PCM applications | |
| JP3216319B2 (ja) | ディジタルオーディオ送信装置及び受信装置並びに送受信装置 | |
| EP0054035B1 (en) | Interpolative analog-to-digital converter |