JPS628397A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS628397A JPS628397A JP60144719A JP14471985A JPS628397A JP S628397 A JPS628397 A JP S628397A JP 60144719 A JP60144719 A JP 60144719A JP 14471985 A JP14471985 A JP 14471985A JP S628397 A JPS628397 A JP S628397A
- Authority
- JP
- Japan
- Prior art keywords
- write
- erase
- time
- semiconductor device
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は書込電圧発生回路を有する電気的に書込あるい
は消去可能な不揮発性記憶装置に係り。
は消去可能な不揮発性記憶装置に係り。
特に書込、消去時間を任意に設定するに好適な不揮発性
記憶装置に関する。
記憶装置に関する。
従来の装置では、例えばダイジェスト・オブ・テクニカ
ル・ペーパーズ、 １９８３アイ・イー・イー・イー、
アイ・ニス・ニス・シー・シー（Ｄｉｇｅｓｔｏｆ Ｔ
ｅｃｈａｉｃａｌ Ｐａｐｅｒｓ、 １９８３ ＩＥＥ
Ｅ、 ｌ５ＳＣＣ）のＰ３４〜３５あるいはｐ１６４〜
１６５に記載のように、書込あるいは消去起動に対して
、内部の発振器及び高電年発生回路を用いて、一定の電
圧を一定時間与える方法が用いられていた。この方法で
は保持時間の要求が長い場合と短い場合によって書込・
消去時間を可変にする配慮がなされていなかった。
ル・ペーパーズ、 １９８３アイ・イー・イー・イー、
アイ・ニス・ニス・シー・シー（Ｄｉｇｅｓｔｏｆ Ｔ
ｅｃｈａｉｃａｌ Ｐａｐｅｒｓ、 １９８３ ＩＥＥ
Ｅ、 ｌ５ＳＣＣ）のＰ３４〜３５あるいはｐ１６４〜
１６５に記載のように、書込あるいは消去起動に対して
、内部の発振器及び高電年発生回路を用いて、一定の電
圧を一定時間与える方法が用いられていた。この方法で
は保持時間の要求が長い場合と短い場合によって書込・
消去時間を可変にする配慮がなされていなかった。
本発明の目的は、記憶保持に関する要求に従って、書込
あるいは消去時間を変更し、記憶保持に十分なしきい値
シフトを与えながら、しかも、書込あるいは消去時間の
短縮を可能にした不揮発性記憶装置を提供することにあ
る。
あるいは消去時間を変更し、記憶保持に十分なしきい値
シフトを与えながら、しかも、書込あるいは消去時間の
短縮を可能にした不揮発性記憶装置を提供することにあ
る。
電圧を一定にすると不揮発性記憶素子のしきい値シフト
量の書込・消去時間特性は第１図に示すごとく指数軸上
でシフトし、また保持特性は初期のしきい値シフト量の
指数関数的な特性を示す。
量の書込・消去時間特性は第１図に示すごとく指数軸上
でシフトし、また保持特性は初期のしきい値シフト量の
指数関数的な特性を示す。
従って、メモリ装置のテストと最終的な情報記憶の場合
のように保持時間に対する要求が異なる場合には、書込
・消去時間制御を行なうことで保持時間特性を満足する
に十分なしきい値シフトを行なうことができ、テスト時
間を短縮できる。
のように保持時間に対する要求が異なる場合には、書込
・消去時間制御を行なうことで保持時間特性を満足する
に十分なしきい値シフトを行なうことができ、テスト時
間を短縮できる。
以下、本発明の一実施例を第２図により説明する。第２
図において１は配列された不揮発性記憶素子群、２はア
ドレスデコーダ、３はデータ入出力回路、４は書込・消
去電圧制御回路、５はデータレジスタ、６はアドレスレ
ジスタ、７は制御信号ラッチ、８はタイマカウンタ、９
１はアドレス、９２はデータ、９３は書込・消去起動信
号、９４はクロック入力である。
図において１は配列された不揮発性記憶素子群、２はア
ドレスデコーダ、３はデータ入出力回路、４は書込・消
去電圧制御回路、５はデータレジスタ、６はアドレスレ
ジスタ、７は制御信号ラッチ、８はタイマカウンタ、９
１はアドレス、９２はデータ、９３は書込・消去起動信
号、９４はクロック入力である。
タイマカウンタ８は、データ線９２によって時間設定が
でき、書込・消去起動信号に同期して。
でき、書込・消去起動信号に同期して。
時間カウントを始め、設定時間幅だけの制御信号９５を
生成するもので、例えば第３図の回路によって実現でき
る。すなわち、８１はレジスタ、８２はダウンカウンタ
、８３はゼロ検出回路で、データ線からあらかじめレジ
スタへ設定されているデータが、９３の起動信号によっ
てダウンカウンタ８２ヘロードされ、同時にクロック入
力９４によってダウンカウントが行なわれ・る、ゼロ検
出回路はカウンタ８２の内容を判定してゼロになる事で
制御信号９５を出力する。レジスタ８１への時間設定は
、データ線９２を介して外部から設定する方法以外に、
不揮発性メモリ１から読出されたデータを設定する方法
も可能である。＠路への供給電源投入時、固定値を設定
することも容易に実現できる。書込・消去電圧制御回路
は、外部から供給される高圧電圧あるいは内蔵したチャ
ージポンプ回路によって、論理回路用電源から昇圧され
た高圧電圧に対して、例えば第４図のような論理ゲート
によって書込・消去電圧を生成しメモリ素子群１のゲー
ト、ソース・ドレイン、ウェル等の必要な端子に与える
。
生成するもので、例えば第３図の回路によって実現でき
る。すなわち、８１はレジスタ、８２はダウンカウンタ
、８３はゼロ検出回路で、データ線からあらかじめレジ
スタへ設定されているデータが、９３の起動信号によっ
てダウンカウンタ８２ヘロードされ、同時にクロック入
力９４によってダウンカウントが行なわれ・る、ゼロ検
出回路はカウンタ８２の内容を判定してゼロになる事で
制御信号９５を出力する。レジスタ８１への時間設定は
、データ線９２を介して外部から設定する方法以外に、
不揮発性メモリ１から読出されたデータを設定する方法
も可能である。＠路への供給電源投入時、固定値を設定
することも容易に実現できる。書込・消去電圧制御回路
は、外部から供給される高圧電圧あるいは内蔵したチャ
ージポンプ回路によって、論理回路用電源から昇圧され
た高圧電圧に対して、例えば第４図のような論理ゲート
によって書込・消去電圧を生成しメモリ素子群１のゲー
ト、ソース・ドレイン、ウェル等の必要な端子に与える
。
第２図において外部から書込・消去起動信号に対しては
ラッチ７、書込・消去電圧制御回路４を介して、高電圧
９７が生成されると同時に、８のタイマカウンタによっ
て時間カウントが行なわれ、所定時間が経過すると制御
信号９５がオフすることで、書込・消去動作は停止する
。書込と消去の時間幅を区別することはタイマカウンタ
８を２系列もつことで容易に実現できる。
ラッチ７、書込・消去電圧制御回路４を介して、高電圧
９７が生成されると同時に、８のタイマカウンタによっ
て時間カウントが行なわれ、所定時間が経過すると制御
信号９５がオフすることで、書込・消去動作は停止する
。書込と消去の時間幅を区別することはタイマカウンタ
８を２系列もつことで容易に実現できる。
第５図は、第２図に示した不揮発性記憶装置１０とデー
タ処理装置１１を同一の半導体基板上に形成したマイク
ロコンピュータを示す。クロックは外部端子９４１によ
って直接供給するが、あるいは波形制御回路１２を介し
て供給され、１０および、１１に共通に与える。特にＣ
ＭＯＳデバイスで構成されるデータ処理装置は、消費電
力を下げるために入力周波数を下げて使用する等、使用
するクロック周波数は必ずしも一定しない。このような
マイコンＬＳＩにおいてデータ処理装置より、メモリ装
置内のタイマカウンタへ時間設定を行なうことで、ＣＰ
Ｕの動作周波数に依存せず、メモリ装置には最適な書込
・消去時間を与えることができる。
タ処理装置１１を同一の半導体基板上に形成したマイク
ロコンピュータを示す。クロックは外部端子９４１によ
って直接供給するが、あるいは波形制御回路１２を介し
て供給され、１０および、１１に共通に与える。特にＣ
ＭＯＳデバイスで構成されるデータ処理装置は、消費電
力を下げるために入力周波数を下げて使用する等、使用
するクロック周波数は必ずしも一定しない。このような
マイコンＬＳＩにおいてデータ処理装置より、メモリ装
置内のタイマカウンタへ時間設定を行なうことで、ＣＰ
Ｕの動作周波数に依存せず、メモリ装置には最適な書込
・消去時間を与えることができる。
本発明によれば、書込、あるいは消去時間を任意に設定
できるので、保持時間の短かい場合と長い場合で、時間
を調整し、高い信頼性と適正な処理時間を実現できる。
できるので、保持時間の短かい場合と長い場合で、時間
を調整し、高い信頼性と適正な処理時間を実現できる。
これによって半導体記憶装置のテスト時間の短縮、定期
的書換えデータに対する書換え時間の短縮と書換え回数
上限値の増加。
的書換えデータに対する書換え時間の短縮と書換え回数
上限値の増加。
長期保持データに対する信頼性の向上が表現できる。ま
たクロック周波数や電源電圧条件の異なる場合でも、最
適書込・消去条件を与えることができる。
たクロック周波数や電源電圧条件の異なる場合でも、最
適書込・消去条件を与えることができる。
第１図は不揮発性記憶素子のしきい値の書込・消去時間
及びデータ保持時間特性を示す図、第２図は本発明によ
るメモリ装置の構成図、第３図はタイマカウンタの一例
を示す構成図、第４図は書込・消去電圧制御回路を示す
図、第５図は本発明の記憶装置とデータ処理装置を同一
の半導体基板上に形成したマイクロコンピュータの構成
を示す図である。 １・・・不揮発性記憶素子群、２・・・アドレスデコー
ダ、３・・・データ入出力部、４・・・書込・消去電圧
制御回路、５・・・データレジスタ、６・・・アドレス
レジスタ、７・・・制御信号ラッチ、８・・・タイマカ
ウンタ、９１・・・アドレス入力、９２・・・データ入
力、９３・・・書込・消去起動信号、９４・・・クロッ
ク入力。 代理人 弁理士 小用勝ｍｌ゛） −１−一 ７１ 図 イ＃、将 １−トＰ１コ（Ｓり ｆｚ図 冨３図 １，４図 ｆ ｓ 図 シ
及びデータ保持時間特性を示す図、第２図は本発明によ
るメモリ装置の構成図、第３図はタイマカウンタの一例
を示す構成図、第４図は書込・消去電圧制御回路を示す
図、第５図は本発明の記憶装置とデータ処理装置を同一
の半導体基板上に形成したマイクロコンピュータの構成
を示す図である。 １・・・不揮発性記憶素子群、２・・・アドレスデコー
ダ、３・・・データ入出力部、４・・・書込・消去電圧
制御回路、５・・・データレジスタ、６・・・アドレス
レジスタ、７・・・制御信号ラッチ、８・・・タイマカ
ウンタ、９１・・・アドレス入力、９２・・・データ入
力、９３・・・書込・消去起動信号、９４・・・クロッ
ク入力。 代理人 弁理士 小用勝ｍｌ゛） −１−一 ７１ 図 イ＃、将 １−トＰ１コ（Ｓり ｆｚ図 冨３図 １，４図 ｆ ｓ 図 シ
Claims (1)
- 【特許請求の範囲】 １、電気的に書込・消去可能な不揮発性半導体素子と、
この素子への書込・消去回路および書込・消去時間制御
回路からなる半導体装置において、書込・消去時間制御
回路は、外部クロックに同期するタイマと、周期を設定
するレジスタにより構成され、レジスタへの設定データ
によつて、書込・消去時間幅を変更可能にした半導体装
置。 ２、上記特許請求の範囲第１項の半導体装置とデータ処
理機能を有する半導体装置を同一の半導体基板上に構成
し、共通のクロック信号を使用する半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144719A JPS628397A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置 |
| US06/854,889 US4744062A (en) | 1985-04-23 | 1986-04-23 | Semiconductor integrated circuit with nonvolatile memory |
| US07/174,975 US4821240A (en) | 1985-04-23 | 1988-03-29 | Semiconductor integrated circuit with nonvolatile memory |
| US07/329,515 US4920518A (en) | 1985-04-23 | 1989-03-28 | Semiconductor integrated circuit with nonvolatile memory |
| US07/501,542 US4974208A (en) | 1985-04-23 | 1990-03-30 | Microcomputer incorporating a nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144719A JPS628397A (ja) | 1985-07-03 | 1985-07-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628397A true JPS628397A (ja) | 1987-01-16 |
Family
ID=15368712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144719A Pending JPS628397A (ja) | 1985-04-23 | 1985-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244498A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US5097446A (en) * | 1988-05-23 | 1992-03-17 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US5434819A (en) * | 1988-11-22 | 1995-07-18 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139265A (ja) * | 1982-02-13 | 1983-08-18 | Dainippon Printing Co Ltd | マイクロコンピユ−タ |
| JPS59191196A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 不揮発性半導体記憶装置 |
-
1985
- 1985-07-03 JP JP60144719A patent/JPS628397A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139265A (ja) * | 1982-02-13 | 1983-08-18 | Dainippon Printing Co Ltd | マイクロコンピユ−タ |
| JPS59191196A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 不揮発性半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244498A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US5097446A (en) * | 1988-05-23 | 1992-03-17 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US5434819A (en) * | 1988-11-22 | 1995-07-18 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
| US5544098A (en) * | 1988-11-22 | 1996-08-06 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4718041A (en) | EEPROM memory having extended life | |
| JP2003257187A (ja) | 不揮発性メモリ、ｉｃカード及びデータ処理装置 | |
| US5333122A (en) | Electrically erasable and programmable non-volatile semiconductor memory device having word line voltage control circuit using internal voltage booster circuit | |
| US4805151A (en) | Nonvolatile semiconductor memory device | |
| US6680868B2 (en) | Nonvolatile semiconductor storage device and control method thereof | |
| JP3193810B2 (ja) | 不揮発性半導体記憶装置及びその試験方法 | |
| JPS628397A (ja) | 半導体装置 | |
| JP4107877B2 (ja) | 半導体不揮発性メモリ装置 | |
| US7006385B2 (en) | Semiconductor storage device | |
| RU2189083C2 (ru) | Способ и устройство для автоматического определения необходимого высокого напряжения для программирования/стирания электрически стираемого программируемого полупроводникового постоянного запоминающего устройства | |
| JP3530402B2 (ja) | 半導体集積回路装置 | |
| JPH0256759B2 (ja) | ||
| RU2162254C2 (ru) | Программируемое постоянное запоминающее устройство с улучшенным временем выборки | |
| JPS59144096A (ja) | 集積回路金属酸化膜半導体不揮発性メモリ | |
| JPH06309885A (ja) | 電気的に書換え可能な不揮発性メモリ | |
| JPH0963286A (ja) | データ書換回路 | |
| EP4651135A1 (en) | Charge pump, non-volatile memory and integrated circuit including said charge pump | |
| JPS639320B2 (ja) | ||
| JP2978644B2 (ja) | Ｐｒｏｍ内蔵マイクロコンピュータ | |
| JPH0646517B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH08221320A (ja) | 半導体メモリおよびそれを用いた情報システム | |
| JPH11283384A (ja) | 不揮発性メモリのデータ記憶装置 | |
| JPH04102296A (ja) | 半導体記憶装置 | |
| KR101531886B1 (ko) | Ｅｅｐｒｏｍ 소자 | |
| JP2569759B2 (ja) | 不揮発性ランダム・アクセス・半導体メモリ |