JPS6284619A - インタフエ−ス回路 - Google Patents
インタフエ−ス回路Info
- Publication number
- JPS6284619A JPS6284619A JP60225236A JP22523685A JPS6284619A JP S6284619 A JPS6284619 A JP S6284619A JP 60225236 A JP60225236 A JP 60225236A JP 22523685 A JP22523685 A JP 22523685A JP S6284619 A JPS6284619 A JP S6284619A
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- JP
- Japan
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- circuit
- voltage
- ttl
- power source
- line
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＴＴＬゲート回路とＣＭＯＳゲート回路とのインタフェ
ース回路であって、ＣＭＯＳゲート回路の電源ラインに
ダイオードを挿入してＣＭＯ３回路のスレッシュホール
ド電圧を調整し、プルアップ抵抗を用いることなくＴＴ
Ｌゲート回路とＣＭＯＳゲート回路とのインタフェース
を図る。
ース回路であって、ＣＭＯＳゲート回路の電源ラインに
ダイオードを挿入してＣＭＯ３回路のスレッシュホール
ド電圧を調整し、プルアップ抵抗を用いることなくＴＴ
Ｌゲート回路とＣＭＯＳゲート回路とのインタフェース
を図る。
本発明はＴＴＬロジックによるハスラインと他の回路間
に挿入するに好適なＣＭＯｓインタフェース回路に関す
るもので、さらに詳しく言えば、電源を共通にするＴＴ
Ｌロジック回路とＣＭＯＳゲート回路との接続において
、プルアップ抵抗を用いることなく動作を可能にしたイ
ンタフェース回路に関するものである。
に挿入するに好適なＣＭＯｓインタフェース回路に関す
るもので、さらに詳しく言えば、電源を共通にするＴＴ
Ｌロジック回路とＣＭＯＳゲート回路との接続において
、プルアップ抵抗を用いることなく動作を可能にしたイ
ンタフェース回路に関するものである。
電源電圧を５■に設定された多（のＴＴＬゲート回路の
出力ピンの電圧条件は、論理ルベルで２．４〜５Ｖ、論
理０レヘルで０〜０．４■となっている。これに対し、
ＣＭＯ３−ＩＣの大カスレソシュホールド電圧は、電源
電圧の１／２以上に設定されている。このためハイイン
ピーダンス特性を有する０Ｍ０３回路を介してＴＴＬゲ
ート回路の出力を他の回路に供給するような用途におい
ては、動作電圧を調整する必要がある。動作電圧の調整
には一般にＴＴＬゲート回路と０Ｍ０３回路との接続点
にプルアップ抵抗を接続し、論理ｌにおけるＣＭＯＳゲ
ート回路の入力電圧を入力スレソシュホールド値以上に
している。然るに、ＴＴＬロジックによるパスラインと
他の回路間にＣＭＯＳゲート回路を挿入するような場合
はゲート数を多く必要とするのでプルアップ抵抗の数も
多くなり、小型化（実装スペースの増大）の点で問題が
ある。
出力ピンの電圧条件は、論理ルベルで２．４〜５Ｖ、論
理０レヘルで０〜０．４■となっている。これに対し、
ＣＭＯ３−ＩＣの大カスレソシュホールド電圧は、電源
電圧の１／２以上に設定されている。このためハイイン
ピーダンス特性を有する０Ｍ０３回路を介してＴＴＬゲ
ート回路の出力を他の回路に供給するような用途におい
ては、動作電圧を調整する必要がある。動作電圧の調整
には一般にＴＴＬゲート回路と０Ｍ０３回路との接続点
にプルアップ抵抗を接続し、論理ｌにおけるＣＭＯＳゲ
ート回路の入力電圧を入力スレソシュホールド値以上に
している。然るに、ＴＴＬロジックによるパスラインと
他の回路間にＣＭＯＳゲート回路を挿入するような場合
はゲート数を多く必要とするのでプルアップ抵抗の数も
多くなり、小型化（実装スペースの増大）の点で問題が
ある。
そのために、多くのプルアップ抵抗を用いることなくパ
スラインにおけるＴＴＬゲート回路と０Ｍ０３回路との
接続が可能なインタフェース回路の１是供が要望されて
いる。
スラインにおけるＴＴＬゲート回路と０Ｍ０３回路との
接続が可能なインタフェース回路の１是供が要望されて
いる。
〔従来の技術〕
第３図に示すように、電源ライン１とアースライン２と
の間に夫々接続さたＴＴＬゲート回路１とＣＭＯＳゲー
ト回路４とのインクフェースに際しては従来、ＴＴＬゲ
ート回路１及びＣＭＯＳゲート回路４との接続点と電源
ライン１の間にプルアンプ抵抗６を接続し、論理１の時
のＴＴＬゲート回路１の出力ビンの電圧がＣＭＯＳゲー
ト回路４の入力スレッシュホールド電圧以上になるよう
にしている。第４図はパスライン等の複数の信号を扱う
回路におけるＴＴＬ・ＩＣ回路７とＣＭＯ８・ＩＣ回路
８との接続を示す回路図であって、ＴＴＬ・ｒｃ回路７
及びＣＭＯ３・ＩＣ回路８と同数のプルアンプ抵抗９が
用いられる。
の間に夫々接続さたＴＴＬゲート回路１とＣＭＯＳゲー
ト回路４とのインクフェースに際しては従来、ＴＴＬゲ
ート回路１及びＣＭＯＳゲート回路４との接続点と電源
ライン１の間にプルアンプ抵抗６を接続し、論理１の時
のＴＴＬゲート回路１の出力ビンの電圧がＣＭＯＳゲー
ト回路４の入力スレッシュホールド電圧以上になるよう
にしている。第４図はパスライン等の複数の信号を扱う
回路におけるＴＴＬ・ＩＣ回路７とＣＭＯ８・ＩＣ回路
８との接続を示す回路図であって、ＴＴＬ・ｒｃ回路７
及びＣＭＯ３・ＩＣ回路８と同数のプルアンプ抵抗９が
用いられる。
この従来方式ではＴＴＬロジックによるパスラインと他
の回路間にＣＭＯ３−ＩＣを挿入するような場合にプル
ア・７プ抵抗の数が多くなり、小型化及び省スペースの
点で問題を有する。
の回路間にＣＭＯ３−ＩＣを挿入するような場合にプル
ア・７プ抵抗の数が多くなり、小型化及び省スペースの
点で問題を有する。
本発明はこのような点に鑑みて創作されたもので、簡易
な構成でＴＴＬゲート回路と０Ｍ０３回路との接続を可
能にしたインタフェース回路を提供することを目的とし
ている。
な構成でＴＴＬゲート回路と０Ｍ０３回路との接続を可
能にしたインタフェース回路を提供することを目的とし
ている。
第１図は本発明の原理図であって、電源ラインｌとアー
スライン２との間にＴＴＬゲート回路３が接続されると
共にダイオード５を介してＣＭＯＳゲート回路４の電源
端子が電源ライン１に接続される。
スライン２との間にＴＴＬゲート回路３が接続されると
共にダイオード５を介してＣＭＯＳゲート回路４の電源
端子が電源ライン１に接続される。
即ち、プルアップ抵抗を用いずにＴＴＬゲート回路３の
出力ピンがＣＭＯＳゲート回路４の入力ピンに接続され
る。
出力ピンがＣＭＯＳゲート回路４の入力ピンに接続され
る。
ＣＭＯＳゲート回路４の電源端子に接続されたダイオー
ドが凡そ０．７ Ｖの順方向電圧降下特性を持つので電
源ライン１に５■の電圧が供給される場合、ＣＭＯＳゲ
ート回路４の電源端子には凡そ４．３■の電圧が供給さ
れる。一般にＣＭＯ３・ＩＣの入力スレッシュホールド
電圧は供給電源電圧の凡そ１／２どなるため、ダイオー
ド５の挿入によりＣＭＯＳゲート回路４の入力スレッシ
ュホールド電圧は凡そ２．１５Ｖとなり、ＴＴＬゲート
回路３の論理ルベルの最小値である２、４Ｖ以下となる
。このためＴＴＬとＣＭＯ３間のインタフェースが達成
される。
ドが凡そ０．７ Ｖの順方向電圧降下特性を持つので電
源ライン１に５■の電圧が供給される場合、ＣＭＯＳゲ
ート回路４の電源端子には凡そ４．３■の電圧が供給さ
れる。一般にＣＭＯ３・ＩＣの入力スレッシュホールド
電圧は供給電源電圧の凡そ１／２どなるため、ダイオー
ド５の挿入によりＣＭＯＳゲート回路４の入力スレッシ
ュホールド電圧は凡そ２．１５Ｖとなり、ＴＴＬゲート
回路３の論理ルベルの最小値である２、４Ｖ以下となる
。このためＴＴＬとＣＭＯ３間のインタフェースが達成
される。
第２図は本発明の実施例を示す。この実施例はコンピュ
ータのハスラインに適用した例である。
ータのハスラインに適用した例である。
ＴＴＬ−ＩＣ回路７の出力ビンがＣＭＯ３−ＩＣ回路８
の入力ピンに夫々接続される。また、ＴＴＬ・ＩＣ回路
７のアースピン及び電源ピンがアースライン２及び電源
ライン１に夫々接続される。
の入力ピンに夫々接続される。また、ＴＴＬ・ＩＣ回路
７のアースピン及び電源ピンがアースライン２及び電源
ライン１に夫々接続される。
一方、ＣＭＯ３−ＩＣ回路８のアースピンはアースライ
ン２に接続されるが、電源ピンはダイオード１０のカソ
ードに接続され、ダイオード１０による順方向電圧降下
を差し引いた電源電圧がＣＭ０３−ＩＣ回路８の電源ピ
ンに供給される。ダイオード１０は広範な負荷電流の変
化に対してほぼ一定の順方向電圧降下特性を有するので
ＣＭＯ３・ＩＣ回路８のゲート数に拘らず電源電圧より
凡そ０．７Ｖ低い電圧をＣＭＯ３−ＩＣ回路８の電源ピ
ンに供給する。従って、電源電圧が５■の場合、４．３
■の駆動電圧が与えられ、入力スレッシュホールド電圧
は凡そ２．１５ Ｖになる。この値はＴＴＬ・ＩＣ回路
７の論理ルベルの最小値である２、４■より充分低いの
で確実に論理動作が可能である。
ン２に接続されるが、電源ピンはダイオード１０のカソ
ードに接続され、ダイオード１０による順方向電圧降下
を差し引いた電源電圧がＣＭ０３−ＩＣ回路８の電源ピ
ンに供給される。ダイオード１０は広範な負荷電流の変
化に対してほぼ一定の順方向電圧降下特性を有するので
ＣＭＯ３・ＩＣ回路８のゲート数に拘らず電源電圧より
凡そ０．７Ｖ低い電圧をＣＭＯ３−ＩＣ回路８の電源ピ
ンに供給する。従って、電源電圧が５■の場合、４．３
■の駆動電圧が与えられ、入力スレッシュホールド電圧
は凡そ２．１５ Ｖになる。この値はＴＴＬ・ＩＣ回路
７の論理ルベルの最小値である２、４■より充分低いの
で確実に論理動作が可能である。
以上性べてきたように本発明によれば、ＴＴＬ回路とＣ
ＭＯ３回路とのインタフェースをとるのに要する実装ス
ペースを削減し、その有効利用を図り得る。
ＭＯ３回路とのインタフェースをとるのに要する実装ス
ペースを削減し、その有効利用を図り得る。
第１図は本発明の原理図、
第２図は本発明の実施例の回路図、
第３図及び第４図は従来例の回路図である。
第１図、第２図において、
１は電源ライン、
２はアースライン、
３はＴＴＬゲート回路、
４はＣＭＯＳゲート回路、
５．１０はダイオード、
７はＴＴＬ−ＩＣ回路、
８はＣＭＯ３−ＩＣ回路である。
代理人弁理士 井桁貞−・−３入、・
−−！“′
第２図
従来のＤ巨］】：匠ｔイシグリ
第 ３ 図
！
第４図
Claims (2)
- （１）第１の論理回路（３）の論理レベル出力をその出
力論理レベルでは動作しないスレッシュホールドを有す
る第２の論理回路（４）へ供給するための回路において
、第２の論理回路（４）への給電を第１論理回路（３）
に接続された電源ラインに直列接続された単方向性素子
を介して行なうことを特徴とするインタフェース回路。 - （２）第１の論理回路（３）及び第２の論理回路（４）
が夫々複数のＴＴＬゲート回路（７）及び複数のＣＭＯ
Ｓゲート回路（８）より成り、前記複数のＣＭＯＳゲー
ト回路（８）への給電を前記複数のＴＴＬゲート回路（
７）に接続された単一の電源ラインに直列接続された単
一のダイオードを介して行なうことを特徴とする特許請
求の範囲第１項記載のインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225236A JPS6284619A (ja) | 1985-10-09 | 1985-10-09 | インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225236A JPS6284619A (ja) | 1985-10-09 | 1985-10-09 | インタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284619A true JPS6284619A (ja) | 1987-04-18 |
Family
ID=16826124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225236A Pending JPS6284619A (ja) | 1985-10-09 | 1985-10-09 | インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250417A (ja) * | 1987-04-08 | 1988-10-18 | Nippon Steel Corp | 耐硫化物応力腐食割れ性の優れた低降伏比鋼材の製造法 |
-
1985
- 1985-10-09 JP JP60225236A patent/JPS6284619A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250417A (ja) * | 1987-04-08 | 1988-10-18 | Nippon Steel Corp | 耐硫化物応力腐食割れ性の優れた低降伏比鋼材の製造法 |
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