JPS6285338A - パイプライン式命令実行システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンピュータシステムに関し、より具体的に言
えば、２方向条件付きブランチ（分岐）マイクロ命令を
実行することの出来るパイプライン式マイクロプロセッ
サにおいて、マイクロブランチ自身の実行に加えて、た
だ１つの遅延サイクルを有し、その付加的な１つの遅延
サイクルはパイプラインの方向を変更するために必要と
されるような方式のパイプライン・マイクロプロセッサ
に関する。

Ｂ、従来技術及び発明が解決しようとする問題点主メモ
リ中に記憶されたマクロ命令は複数個のマイクロ命令を
含んでいる。マクロ命令が実行される時、各マイクロ命
令は順番に実行される。複数個のマイクロ命令のうちの
最後の命令が実行された時、マクロ命令の実行が完了す
る。主メモリがアドレスされた時、マクロ命令は検索さ
れ、命令デコードユニット中の開始マイクロ命令のアド
レスにデコードされる。複数個のマイクロ命令は命令デ
コードユニットに接続されている読み取り専用メモリ　
（ＲＯＭ）中に、マイクロフードの形で通常記憶されて
いる。主メモリからマクロ命令を検索することは、マク
ロ命令に応答して、ＲＯＭからマイクロ命令の検索を必
らず必要とし、マイクロ命令は演算論理ユニツ）（ＡＬ
Ｕ）により、順番に実行される。

大規模集積回路の導入の結果として、集積回路チップ上
に回路が設けられる。技術の進歩に伴って、より多くの
回路がこれらの集積回路チップ上に設けられるよう要望
されている。これらの回路はチップ上に回路設置スペー
ス（「土地」（ｒｅｆＬｌｅｓｔａｔｅ　）とも称され
る）を必要とするが、これらのチップ上の利用可能のス
ペースは限られている。

従って、集積回路チップ上に作られるべき回路の数が増
加すればする程、チップ上の「土地」は乏しくなる。

集積回路チップ上により多くのスペースを必要とする結
果、多くの場合、マイクロ命令を記憶するためのＲＯＭ
のサイズを減少することが必要である。ＲＯＭのサイズ
を減少するために、ＲＯＭは２つの部分、即ちマイクロ
命令記憶装置とナノ命令記憶装置とに分割される。

ＲＯＭを２つの部分に分割することは１つの問題、即ち
チップ上の利用可能な「土地」の要求の問題を解決する
。然しなから、ＲＯＭの分割は他の問題、即ち、ＡＬＵ
がマイクロブランチ命令全実行する際に、余分な遅延サ
イクルが導入されるという問題を生ずる。

マイクロブランチ命令とは、決定の結果に従って２つの
方向のうちの１方へブランチ（分岐）する命令である。

例えば、Ａ割るＢの場合、若し■３がＯでないとすれば
、割り算の結果は「１つの方法」により決められねばな
らず、これに対して、若しＢがＯであるとすれば、割り
算の結果は「他の方法」によって決められねばならない
。

深くパイプライン処理されるプロセッサにおいて、若し
、ＲＯＭがマイクロ命令を記憶するのに使われているな
らば、マイクロブランチ命令がＡＬＵにより実行される
時、１サイクルの遅延が生じ、そしてＡＬＵは現在の決
定による解答（結果）によって、「他の方法」へブラン
チする。然しなから、若し、マイクロ命令記憶装置及び
ナノ命令記憶装置がＲＯＭの代りに一団としてマイクロ
命令を記憶しているとすれば、マイクロブランチ命令が
ＡＬＵによって実行される時に、２サイクルの遅延が生
じ、そしてＡＬＵは、現在の決定による解答の結果とし
て「他の方法」に分岐する。

その結果、集積回路チップ上の「土地」をより多く利用
するためには、性能を犠牲に・する必要がある０ 本発明の目的は集積回路チップ上の回路の性能を著しく
低下させずに、集積回路チップ上の「土地」を有効に利
用することにある。

本発明の他の目的は、集積回路チップ上のプロセッサが
マイクロブランチ命令を実行している時に生ずる遅延サ
イクルの数の増加による、チップ上の回路の性能の著し
い低下をもたらすことなく、チップ上のマイクロ命令の
記憶手段のサイズを小さくすることによってチップ上の
「土地」をより多く利用することにある。

Ｃ１問題点を解決するための手段 本発明の上述の目的は非操作（ｎｏ−ｏｐ）／事前取り
出しく　ｐｒｅｆｅｔｃｈ　）装置を使用することによ
って達成される。本発明に従った、マイクロ命令記憶装
置−ナノ命令記憶装置−ＡＬＵパ・イブライン中の非操
作（ｎｏ−ｏｐ）／事前取り出し装置は、マイクロブラ
ンチ命令がパイプラインのＡ　Ｌ　Ｕにより遂行されて
いる時に、パイプラインにより実行されている命令スト
リーム中に非操作（ｎｏ−ｏｐ）命令を強制導入し、遅
延の最初のサイクルに続く実行の間で２つのブランチオ
プションを事前取り出しする装置であって、非操作命令
はマイクロブランチ命令の実行に続く遅延の最初のサイ
クルを表わし、そして実行されるべきブランチオプショ
ンはマイクロブランチ命令の実行の結果として行われる
ブランチ決定に依存する。

Ｄ、実施例 第２図を参照すると、マクロ命令の実行が示されている
。第２図において、マクロ命令は主メモリ１０に記憶さ
れている。主メモリ１０がアドレスされると、命令は主
メモリから検索されて、マクロ命令デコードユニット１
５でデコードされる。

命令デコードユニット１５は複数個のマイクロコードを
記憶している読み取り専用メモリ　（ＲＯＭ）２０をア
クセスする。マクロ命令はＲＯＭ２０から一組のマイク
ロ命令を検索し、そしてそのマイクロ命令は演算論理回
路（ＡＩ＋Ｕ）３０の中で順番に実行される。

第２図のマクロ命令実行システムは集積回路チップ上に
設けられている。多くのアプリケーションにおいて、チ
ップ上により多くの回路設置場処、即ち「土地」を与え
るためには、チップ上にある第１図の要素、即ちコンポ
ーネントのサイズを小さくする必要がある。チップ上の
ＲＯＭ２０のサイズを小さくするために、ＲＯＭは他の
２つのより小さいコンポーネントで置換され、そしてこ
れらの小さいコンポーネントのサイズは集積回路チップ
上の利用可能な「土地」を大きくするようデザインされ
る。

第６図に他のマクロ命令実行システムが示されており、
このシステムは第２図のＲＯＭ２０と置き換えた他の２
つの小さなコンポーネントを含んでいる。第６図におい
て、一方の小さなコンポーネント、即ちマイクロ命令記
憶装置２０ａは他方の小さなコンポーネント、即ちナノ
命令記憶装置２０ｂに接続されている。従って、第６図
のマクロ命令実行システムは命令デコードユニット１５
に接続され、命令デコードユニット１５はマイクロ命令
記憶装置２０ａに接続され、マイクロ命令記憶装置２０
ａはナノ命令記憶装置２０ｂに接続され、そしてナノ命
令記憶装置はＡＬＵ３０に接続されている。

第６図のマクロ命令実行システムの機能動作を以下の項
で説明する。

先づ、主メモリ７０がアドレスされる。これに応答して
、主メモリ１０はマクロ命令を表わす出力信号を発生す
る。マクロ命令は命令デコードユニット１５中でデコー
ドされ、そしてマイクロ命令記憶装置２０ａをアクセス
する。マイクロ命令記憶装置２０ａは各マクロ命令に対
応する１以上のマイクロ命令アドレスを含んでおり、こ
れらのマイクロ命令アドレスは順番にす／命令記憶装置
２０ｂに供給される。換言すれば、マイクロ命令アドレ
スはナノ命令記憶装置２０ｂをアドレスするためのアド
レス手段として作用する。主メモリ１０からのマクロ命
令によるアクセスに応答して、マイクロ命令記憶装置２
０ａはナノ命令記憶装置２０ｂに一連のマイクロ命令ア
ドレスを与える。

マイクロ命令記憶装置２０ａにより遂行されるアドレス
動作に応答して、ナノ命令記憶装置２０ｂは、主メモリ
１０から検索されたマクロ命令に対応する一組のマイク
ロ命令を表わす出力信号を発生する。この−組のマイク
ロ命令はＡＬＵ３Ｑにより実行される。

第２図及び第６図のマクロ命令実行システムはパイプラ
インシステムである。パイプラインシステムの概念を第
２図及び第６図を参照して以下の項で説明する。

第２図において、各マクロ命令はその実行に際してただ
１個のマイクロ命令を必要とし、一方Ａｓｕ３Ｑは最初
のマクロ命令に対応するマイクロ命令を実行中であると
仮定すると、ＲＯＭ２０は第２のマクロ命令に関連した
マイクロ命令をアクセスしている。ＲＯＭ２０が第２の
マイクロ命令をアクセスしている間に、命令ユニット１
５は第３のマクロ命令をデコードしており、且つメモリ
１０は第４のマクロ命令の検索のための準備にアクセス
されつつある。第６図において、ＡＩ、Ｕ３０が最初の
マクロ命令に対応するマイクロ命令を実行している間に
、ナノ命令記憶装置２０ｂはマイクロ命令記憶装置２０
ａの出力によってアクセスされており、且つナノ命令記
憶装置２０ｂは第２のマクロ命令に対応するマイクロ命
令を表わす出力の発生を準備している。

ナノ命令記憶装置２０ｂがアクセスされている間に、マ
イクロ命令記憶装置２０ａは第３のマクロ命令を表わす
マイクロ命令についてアクセスされている。

通常はそうであるように、マクロ命令に関連した一組の
マイクロ命令があった場合、パイプライン動作は以下の
ように遂行される。即ち、ＡＬＵ６０は上述のマクロ命
令のための第１マイクロ命令を実行しており、ナノ命令
記憶装置２０ｂは第２マイクロ命令をアクセスしており
、マイクロ命令記憶袋！２０ａは第３マイクロ命令のア
ドレスをアクセスしており、そして、命令デコーダ１５
ハ、上述のマクロ命令のための一組のマイクロ命令がマ
イクロ命令記憶装置２０ａからすべてアクセスされてし
まうまで、上述のマクロ命令の次に実行されるべきマイ
クロ命令を待ち受けている。

若し、ＡＬＵ３０により実行される命令が２方向条件付
きブランチマイクロ命令を含む一組のマイクロ命令であ
ったとすれば、２方向条件付きブランチマイクロ命令の
実行が完了した時、条件付きブランチマイクロ命令の出
力に応じて、２つのマイクロ命令のうぢの１つのマイク
ロ命令が実行される。条件付きブランチマイクロ命令が
実行された時、若し、２つのマイクロ命令のうちの第〕
のマイクロ命令を実行するよう決定されたとすれば、パ
イプライン中のマイクロ命令は順番に実行される。パイ
プラインは乱されない。然しなから、条件付きブランチ
マイクロ命令が実行された時、若し、２つのマイクロ命
令のうちの第２のマイクロ命令を実行するよう決定され
たとすれば１．＜イブライン中のマイクロ命令は順番に
遂行されない。

パイプラインは乱される。

深くパイプライン処理が行われるプロセッサにおいて、
若し、２つのマイクロ命令のうちの第２のマイクロ命令
を実行するよう決定され、且つノぐイブライン中のマイ
クロ命令が第２図において順番を外れて実行されるなら
ば、Ａｈｕ５Ｑによる条件付きブランチマイクロ命令の
実行の完了と、ＡＬＵ３．ＣＩにＪ：る２つのマイクロ
命令のうチノ第２のマイクロ命令の実行の完了との間で
、１サイクルの遅延が生ずる。然しなから、第６図のシ
ステムにおいては、ＡＬＵ３Ｑによる条件付きブランチ
マイクロ命令の実行の完了と、ＡＬＵによる２つの条件
付きブランチマイクロ命令のうちの第２のマイクロ命令
の実行との間で、２サイクルの遅延が生ずる。第２図の
システムはＲＯＭ２０があるため１サイクルの遅延が生
じ、これに対して、第６図のシステムは、ＡＬＵ３Ｑに
おケルマイクロブランチ決定がマイクロ命令記憶装置に
反映されねばならないので、マイクロ命令記憶装置２０
ａ及びナノ命令記憶装置２０ｂがあるために、２サイク
ルの遅延が生ずる。

その結果、第６図のマクロ命令実行システムを利用する
ことによって、より多い「土地」が集積（ロ）路チップ
上に与えられるけれども、遅延のサイクル数が増加する
ので、第２図のシステムに比較して第２のシステムの性
能は著しく低下する。第２図に比較して、第６図の性能
低下に関するこの現象は第３図乃至第５図を参照して以
下の項で、より詳しく説明する。

第３図を参照すると、第２図のマクロ命令実行システム
に関連したパイプライン段階が示されている。このシス
テムは１サイクル遅延を有しているが、利用可能な「土
地」は、第２図のシステムが設置されている集積回路チ
ップ上では狭い。第３図において、パイプライン段階は
、マシンサイクル１．２．３及び４の間でＲＯＭ２０及
びＡ　Ｉ。

Ｕ３０中で実行されている命令に関する情報を含んでい
る。例えば、マイクロ命令１０及びマイクロ命令９はマ
シンサイクル１の期間中、夫々Ｒ０Ｍ２０及びＡＬＵ、
！１０に関連されでいろ。ここで、マイクロ命令１０は
条件付きブランチマイクロ命令であると仮定する。マシ
ンサイクル２０間で、ＡＬＵ５Ｑは条件付きブランチマ
イクロ命令を実行している。マイクロ命令１１はこの期
間で１′（０Ｍ２ＣＩと関連されている。マシン幇イク
ル３の間で、マイクロ命令１１はＡＬＵ３０により実行
されている。マイクロブランチの結果がＡＩ、Ｕ３Ｑで
未だ判明していないので、マイクロ命令１１は、パイプ
ライン動作を続行するための基本的には不使用マイクロ
命令ダ、即ち充填用マイクロ命令ダである。然しなから
、マイクロ命令２００か、又はマイクロ命令１２の何れ
かがこの時間でＲＯＭ２Ｃと関連されている。マイクロ
命令２００か又はマイクロ命令１２の何れか１つのマイ
クロ命令は、マシンサイクル２の期間でのマイクロ命令
１０の実行の結果に従って、マシンサイクル４の期間中
で実行される。ＡＬＵ３０での１サイクルの遅延は、マ
シンサイクル２の間でのＡＬＵ３０による条件付きブラ
ンチマイクロ命令の実行の完了と、マシンサイクル４の
間でのＡＬＵ３０によるマイクロ命令１２か又は、マイ
クロ命令２００の何れかの実行の完了との間のマシンサ
イクル３の間で生ずる。

第４図を参照すると、第６図のマクロ命令実行システム
のパイプライン段階が示されている。このシステムは２
サイクルの遅延を生ずるが、然し第２図に比較して、第
６図のシステムが設けられた集積回路上に、より広い「
土地」が利用可能である。第４図において、パイプライ
ン段階は、マシンサイクル１乃至６の間において、マイ
クロ命令記憶装置２０ａ１ナノ命令記憶装置２０ｂ及び
ＡＬＵ３０によって実行されているマイクロ命令に関す
る情報を含んでいる。マシンサイクル１の間で、マイク
ロ命令８．９及び１０は夫々ＡＬＵ６０、ナノ命令記憶
装置２０ｂ及びマイクロ命令記憶装＠２０ａと関連付け
られている。マイクロ命令ｌＯが条件付きブランチマイ
クロ命令であると仮定する。マシンサイクル２の間で、
マイクロ命令９．１０及び１１はＡＬＵ３０、ナノ命令
記憶装置２０ｂ及びマイクロ命令記憶装置２０ａと関連
付けられている。マシンサイクル３の間で、マイクロ命
令１０．１１及び１ｚはＡＬＵ３０、ナノ命令記憶装置
２０ｂ及びマイクロ命令記憶装置２０ａと関連付けられ
ている。マイクロ命令１０は条件付きブランチマイクロ
命令なので、マシンサイクル３の間でＡｒ、ｒＵ５Ｑは
、マシンサイクル４の間でマイクロ命令記憶装置２０ａ
と関連していたマイクロ命令がマイクロ命令１３か又は
マイクロ命令２００の何れかであるかを決定する。Ａ］
ＪＵ３０において、マシンサイクル４及び５は遅延サイ
クルであり、これらの不使用のサイクルは、マイクロ命
令１３か又はマイクロ命令２００の何れかがＡＬＵ３０
により、マシンサイクル６の間で、実行される前に、待
遇しなければならない。

サイクル４及び５は２サイクルの遅延を表わすことは注
意を喚起する必要がある。マシンサイクル４の間で、マ
イクロ命令１３又は２００はマイクロ命令記憶装置２０
ａに関連付けられている。マシンサイクル５の間で、マ
イクロ命令１３及び２００はナノ命令記憶装置２０ｂと
関連付けられている。

第５図を参照すると、本発明に従った非操作（ｎｏ−ｏ
ｐ）／事前取り出しく　ｐｒｅｆｓｔｃｈ　）装置を使
用した第６図のマクロ命令実行システムのパイプライン
段階が示されている。このシステムは１サイクルの遅延
しか生じない。更に、第５図のシステムは、第６図のシ
ステムが設けられている集積回路チップの上に、第２図
のシステムより広い「土地」が利用可能である。第５図
において、パイプライン段階は、マイクロ命令記憶装置
２０ａ１ナノ命令記憶装置１２０ｂ及びＡＬＵろ０によ
って、マシンサイクル１乃至５の間で実行される命令に
関する情報を含んでいる。マシンサイクル１の間で、マ
イクロ命令８．９及び１０はＡＬＵ３Ｑ、ナノ命令記憶
装置２０ｂ及びマイクロ命令記憶装置２０ａに関連され
ている。マイクロ命令１０が条件付きブランチマイクロ
命令であると仮定する。

マシンサイクル２において、マイクロ命令９．１０及び
１１はＡＬｕ３Ｑ、ナノ命令記憶装＠２０ｂ及びマイク
ロ命令記憶装置２０ａに関連されている。マシンサイク
ル３の間で、条件付きブランチマイクロ命令１０がＡＬ
Ｕ３０により実行されている。マシンサイクル３の間で
、ナノ命令記憶装置２０ｂにマイクロ命令１１を関連さ
せる代りにナノ命令記憶装置２０ｂに関連したパイプラ
イン中に、ｎｏ−ｏｐ命令を強制的に導入する。マイク
ロ命令１１はマイクロ命令記憶装置２Ｑａと関連付けら
れたままであるが、然し、加えて、マイクロ命令２００
の事前取り出しがあり、この事前取り出しがマイクロ命
令１１と共にマイクロ命令記憶装置２０ａと関連付けら
れる。従って、マイクロ命令のオプション１１及び２０
０はマイクロ命令記憶装置２０ａに関連付けられる。マ
シンサイクル４の間で、ＡＬＵ３Ｑはアイドルして、ｎ
ｏ−ｏｐマイクロ命令がＡＬｔｙ３０と関連付けられる
。

マイクロブランチは解決され、そして、マイクロブラン
チの結果に従ってマイクロ命令オプション１１か又は２
００の何れかがナノ命令記憶装置２０ｂに関連付けられ
るように選ばれ、そして、このようにして、マイクロ命
令のオプション１２又は２０１がマイクロ命令記憶装置
２０ａに関連付けられる。マシンサイクル５の間で、Ａ
ｌｌ、Ｕ３Ｑは、マシンサイクル３の間のＡＬＵ３Ｑに
よる条件付きブランチマイクロ命令の実行の結果に従っ
て、マイクロ命令１１か又は２００の何れかを実行する
。若し、ＡＬＵ３０がマイクロ命令２００を実行したと
すれば、マイクロ命令２０１がサイクル５でナノ命令記
憶装置２０ｂに関連付けられる。若し、ＡＬＵ３Ｑがマ
イクロ命令１１を実行したとすれば、マイクロ命令１２
がサイクル５でナノ命令記憶装置２０ｂに関連付けられ
る。

第１図を参照すると、本発明に従った非操作／事前取り
出Ｉ−装置を含むマイクロ命令記憶装置−ナノ＆　合肥
ｆ７ａ装置−ＡＬＵパイプラインが示されている。

第１図において、主メモリ１０は、マクロ命令デコード
ユニット１５に接続され、そして命令デコードユニット
１５は更に本発明に従った非操作／事前取り出し装置５
０の一部を経て、マイクロ命令記憶装置２０ａに接続さ
れている。マイクロ命令記憶袋＠２０ａは非操作／事前
取り出し装置５０の他の部分を経てす／命令記憶装置２
０ｂに接続されている。ナノ命令記憶装置２０ｂはマイ
クロ制御レジスタ４０を介して実行ユニット（又はＡＬ
Ｕ）３０へ接続されている。

非操作／事前取り出し装置５０はマイクロブランチ制御
ロジック５０ａを含んでいる。制御ロジック５０ａはＡ
ＬＵ３０から「マイクロブランチ遂行」信号と、「マイ
クロブランチ非遂行」信号を受は取る。マイクロブラン
チ制御ロジック５０ａはｒ選択Ｊラインを介してマルチ
ブレクーＩＪ’（ＭＵＸ）５０ｂへ接続される。ＭＵＸ
５Ｑｂの出力はす／命令記憶装置２０ｂへ接続されてい
る。ＭＵＸ５０ｂの一方の入力は非操作命令のアドレス
を受は取る。Ｍｕｘ５０ｂの他方の入力はマイクロ命令
記憶装置出力レジスタ５０ｃの出力へ接続されている。

マイクロブランチ制御ロジック５０ａからの１選択」ラ
イン上の信号は、Ｍ　Ｕ　Ｘ　５　Ｑｌ）の何れか一方
の入力がＭ　Ｕ　Ｘ　５０ｂの出力へ接続される選択を
行う。マイクロ命令記憶装置出力レジスタ５０ｃの入力
はマイクロ命令記憶装置２０ａに接続されている。マイ
クロ命令記憶袋＋ｒｔ出力レジスタ５０ｃからの出力は
「マイクロブランチ順位」ラインを介してマイクロブラ
ンチ制御ロジック５０ａへ接続される。マイクロブラン
チ制御ロジック５０ａは「−ロード禁止」（ブランチ非
遂行）ラインを介してマイクロ命令記憶装置出力レジス
タ５０ｃへ接続される。更に、マイクロブランチ制御ロ
ジック５０ａは［ロードｊ（ＬＯＡ、Ｄ）ライン及び「
歩進」ラインを介してブランチアドレスカウンタ５０ｄ
へ接続される。またマイクロ命令記憶装置出力レジスタ
５０ｃからの出力は「アドレスへブランチ」ラインを介
してブランチアドレスカウンタ５０ｄへ接続される。ブ
ランチアドレスカウンタ５０ｄはマイクロシーケンサ５
０ｅの入力端子へ接続され、且つ他のマルチプレクサ（
ＭＵＸ）５０ｆの第２の入力端子に接続されている。マ
イクロシーケンサ５０ｅの第１入力端子はｒ新ｆｆｌ開
始のマイクロ命令アドレス」ラインを介してマクロ命令
デコードユニット１５へ接続される。マイクロシーケン
サ５０ｅの出力はＭ　Ｕ　Ｘ５０ｆの第１入力端子へ接
続される。マイクロブランチ制御ロジック５０ｅは「選
択」う・インを介してＭＵＸ５Ｑｆへ接続されており、
Ｍ　Ｕ　Ｘ　５Ｑｆへの「選択」ラインの信号はマイク
ロシーケンサ５０ｅの出力か、又はブランチアドレスカ
ウンタ５０ｄの出力の何れかをＭｕｘ５（Ｈの出力端子
へ接続するのを選択する。Ｍｔｒｘ５０ｆの出力端子は
マイクロ命令記憶装置２０ａの入力へ接続される。

マイクロ命令記憶装置−ナノ命令記憶装置−ＡＬＵパイ
プラインと関連した本発明に従った非操作／事前取り出
し装置の動作の機能的な説明は第５図及び第１図を参照
して以下の項で説明する。

マシンサイクル２の間で、実行ユニツＩ−（ＡＬＵ）６
０は与えられたマクロ命令に関連した一組のマイクロ命
令中のマイクロ命令９を実行している。従って、マイク
ロ命令９はマイクロ制御レジスタ４０中に記憶されてい
る。条件付きブランチマイクロ命令１０はマイクロ命令
記憶装置出力レジスタ５０ｃ中に記憶されている。マイ
クロ命令１１はマイクロシーケンサ５０ｅの中に記憶さ
れている。ここで、条件付きブランチマイクロ命令１０
の実行の結果に従って、マイクロ命令１１か又はマイク
ロ命令２００の何れかがマシンサイクル５の間でＡＬＵ
により実行されることを想起する必要がある。マシンサ
イクル１の間で、マイクロ命令１０はマイクロ命令記憶
装置２０ａからアクセスされてしまって、マシンサイク
ル２の始めでマイクロ命令記憶装置出力レジスタ５０ｃ
中に記憶されている。マシンサイクル２の間で、マイク
ロ命令１０は、レジスタ５０ｃとロジック５０ａとを接
続している１マイクロブランチ順位」ラインを介してマ
イクロ命令１０が条件付きブランチマイクロ命令の順位
であることをマイクロブランチ制御ロジック５０ａに通
報する。加えて、マシンサイクル２の間で、マイクロ命
令１０の一部として定義されたマイクロブランチのため
の置換えのマイクロプログラムアドレス２００が、「ア
ドレスへブランチ」ラインを経て並列に、レジスタ５０
ｃからブランチアドレスカウンタ５０ｄへ転送サレる。

また、マシンサイクル２の間で、ＭＵｘ５０ｂが自身の
第１入力端子を選択するようセットされるので、マイク
ロ命令記憶装置出力レジスタ５０ｃ中のマイクロ命令１
０はナノ命令記憶装置２０ｂをアドレスし、これにより
ナノ命令記憶装置に関連するマイクロ命令を選択する。

マシンサイクル３の間で、マイクロ命令１０、即ちマイ
クロブランチはＡＬＵ３０により実行される。

このマシンサイクルの間でマイクロ命令１０の実行が開
始された時、マイクロ命令１１はマイクロ命令記憶装置
出力レジスタ５０ｃ中に記憶される。

然しなから、マイクロブランチ制御ロジック５０ａは「
選択」ラインを介してＭｕｘ５０ｂの第２入力端子を選
択させる。従って、マイクロ命令１１はナノ命令記憶装
置２０ｂをアドレスせず、非操作命令のアドレスがＭ　
ｔｒ　ｘ　５０ｂの第２入力端子を介してナノ命令記憶
装置２０ｂをアドレスする。

マイクロ命令１１はマイクロ命令記憶装置出力レジスタ
５０ｃ中に記憶し残される。この時点で同時に、マシン
サイクル２の間でマイクロ命令２ｏ。

のアドレスでロードされていたブランチアドレスカウン
タ５０ｄがＭＵＸ５Ｑｆの第２入力端子として選択され
る。従って、マイクロ命令２００のアドレスがＭＵＸ５
Ｑｆの第２入力端子を介して、マイクロ命令記憶装置２
Ｃ１ａへ送られる。

マシンサイクル４の間で、非操作命令がＡＬＵ６０によ
り実行される。非操作命令の実行と同時に、若し、条件
付きブランチマイクロ命令の実行の結果がマイクロ命令
２００ヘマイクロブランチすべきであることを示したと
すれば、「ロード禁止」ライン上の、マイクロブランチ
制御ロジック５０ａからの信号は低位にあり、これによ
り、マイクロ命令２００のアドレスを、マイクロ命令記
憶装置出力レジスタ５０ｃ中に記憶されているマイクロ
命令１１のアドレスに重ね書きさせる。従って、非操作
命令の実行の間で、マイクロ命令２００に関連したナノ
アドレスはＭＵＸ５０ｂを介してナノ命令記憶装置２０
ｂをアドレスし、そして、マシンサイクル５の間でＡＬ
Ｕユニツ）３０により実行されるマイクロ命令を検索す
る。サイクル４の間の同じ時点で、ブランチアドレスカ
ウンタ５０ｄ中のアドレス２００は２０１に歩進され、
これはマイクロシーケンサ５０ｅへ第２　人力として供
給され、従・つて、マイクロ命令１２のアドレスと置換
する。かくして、マイクロブランチ制御ロジック５０ａ
及びブランチアドレスカウンタ５０ｄの機能は完了し、
マイクロシーケンサ５０ｅが各マシンサイクルでアドレ
ス２０１を歩進しながら通常の動作を続行する。

然しなから、若し、条件付きブランチマイクロ命令の実
行の結果がマイクロ命令２００へマイクロブランチさせ
るべきでないことを示したとすれば、１０−ド禁止」ラ
イン上の、マイクロブランチ制御ロジック５０ａからの
信号は高位にあり、これにより、マイクロ命令２００の
ナノアドレスを、マイクロ命令記憶装置出力レジスタ５
０ｃ中に記憶されているマイクロ命令１１のアドレスに
重ね書きするのを禁止する。従って、ザイクル４で非操
作命令を実行している間で、マイクロ命令１１に関連し
ているナノアドレスはＭ　Ｕ　Ｘ　５　Ｑｂを介してナ
ノ命令記憶装置２０ｂをアドレスして、マシンサイクル
５の間でＡＬＵ３０により実行されるマイクロ命令を検
索する。同時に、マシンサイクル４の間でマイクロシー
ケンサ５０ｅに記憶されているマイクロ命令アドレ、ス
１２は変えられず（アドレス２０１で書き重ねられない
）、マイクロ命令記憶装置２０ａに供給される。動作は
通常の状態で続行される。

Ｆ１発明の効果 マ・ｒクロブランチ命令を実行するこ七の出来るパイプ
ラインマイクロブロセッヤが設けられている集積回路チ
ップにおいて、マイクロブランチ機能を遂行する際に生
ずる遅延のマシンサイクル数をただ１サイクルに止め、
なお且つチップ上の１−上地」の有効な利用を計ること
が出来る。

【図面の簡単な説明】

第」−図は本発明に従った非操作／事前取り出し装置を
含むマイクロ命令記憶装置−す／命令記憶装置−ＡＬＵ
パイプラインを示す図、第２図は代表的なパイプライン
マイクロ命令実行システムのブロック図、第３図は第２
図のマイクロ命令実行システムのパイプライン段階を説
明するための図、第４図は本発明に従った非操作／事前
取り出１−装置を使用しない第６図のマイクロ命令実行
システムのパイプライン段階を説明するための図、第５
図は本発明に従った非操作／事前取り出し装置を使用し
たマイクロ命令実行システムのパイプライン段階を説明
するだめの図、第６図は集積回路チップ上の利用可能な
「土地」の使用を最小限にするようデザインされ、改良
されたマイクロ命令記憶手段を有する他の型のパイプラ
イン式マイクロ命令実行システムのブロック図である。 １０・・・・主メモリ、１５・・・・マクロ命令デコー
ドユニット、２０　・・・読み取り専用メモリ　（ＲＯ
Ｍ）、２０ａ・・・・マイクロ命令記憶装置、２０ｂ・
・・・ナノ命令記憶装置、６０・・・・演算ロジックユ
ニット（ＡＬＵ）　、５０・・・・非操作／＄前取り出
し装置。

Claims (1)

1. 【特許請求の範囲】 順序立てられているアドレスの組を記憶するための第１
   の記憶手段と、 該第１の記憶手段に接続され、且つ上記第１の記憶手段
   中に記憶されているアドレスと対応する複数個のマイク
   ロ命令及び非操作マイクロ命令を記憶するための第２の
   記憶手段と、 該第２の記憶手段に接続され、上記第１の記憶手段中に
   記憶されているアドレスに従つて、上記第２の記憶手段
   中に記憶されている一組のマイクロ命令を順番に実行し
   、且つ上記非操作マイクロ命令も実行する実行手段と、 上記実行手段が条件付きブランチマイクロ命令を実行し
   ている時、上記第２の記憶手段に記憶されているマイク
   ロ命令を検索し、且つ上記非操作マイクロ命令を表示す
   るアドレスで上記第２の記憶手段をアクセスする目的を
   以て、上記第１の記憶手段からのマイクロ命令アドレス
   を上記第２の記憶手段がアクセスしないように阻止する
   ため、上記第１及び第２の記憶手段の間を相互接続した
   第１手段と、 から成るパイプライン式命令実行システム。