JPS6285345A - 複数の異種データ処理チヤンネルを有する自動飛行制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の分野 本発明は、自動飛行制御装置に関するものであり、更に
詳細に述べれば複数の異種データ処理チャンネルをイア
する自動飛行制御装＋ｔ＜関するものである。

（２）従来の技術 自動飛行制御装置は、核装置ｔ　’？利用する動作範囲
に渡って航空機を安全に制御するよう連邦航空法によっ
て義務づけられている。安全な飛行および着陸の継続金
妨げる故障状態はいずれも極めて稀にしか起こり得ない
ものでなければならない。現航空法によれば、飛行うリ
テイカル（フライト　クリティカル）部分に対して１時
間当り１０　以下の故障確率が請求されている。

自動飛行制御装置の飛行うリテイカル部分とは、その部
分の故障によって航空機の乗客の生命が危険に晒される
ようなものを言う。例えば、航空機の自動着陸に利用さ
れる自動飛行制御装置の部分は飛行うリテイカル部分と
称せられるが、それに対し巡航制御中利用されるある部
分は非クリティカル部分と称せられる。自動飛行制御装
置の部分の安全度は、先行技術の当業者には周知の分析
および試験手続によって判定される。

先行技術ではアナログ計算機および他の構成要素を使用
した自動飛行制御押装置が主流であったが、その場合そ
のような装置は、航空機の機軸の独立制御を利用してい
た。従来、そのような装置には、独立した縦揺れおよび
横揺れ制御チャンネルが利用されてｈた。また、そのよ
うな装置においては、連邦航空法の安全要件に適合して
いるということを確証するための分析を行なうことが完
全に実用化されてい友。しかしながら、そのような証明
は、機軸を別個に制御することにより簡素化された。

自動飛行制御装置の信頼度を高める附知の技術として二
重冗長技術がある。二重冗長技術とは、相互チャンネル
監視機能を有する二つの同一チャンネルを利用して該チ
ーヤンネルの一方の故障を検出することである。そのよ
うな装置は一つのチャンネルにのみ影響を及ぼす任意の
故障に対しては有効であるが、相互監視機能によって一
般的な故障の検出が効果的に行なわれるわけではない。

一般的な故障とは、不注意からある構成要素に設計され
てしまった故障であって、そのため全構成資素が総体的
にこの故障を有し、欠陥的な態様で応答するようなもの
を言う。一般的な故障ｆ、有する同−構成要素が各冗長
チャンネルにある場合、相互チャンネル監視機能は、両
チャンネルからのエラー出力であるにも拘らずそれを検
出してしまい、よってエラーを検出することができない
。先行技術では、連邦航空法を満足させるため、所与の
レベルに対して分析および試験を行ない、一般的故障が
存在しないことを証明していた。一般的故障は、また、
設計エラーとも称している。

現在の技術では、先行技術のアナログ計算機に代わって
記憶プログラム　ディジタル計算機が利用されている。

一般的に、ハードウェアおよびソフトウェアを有するデ
ィジタル計算機は非常に複雑なので、連邦航空法への適
合を確証するための分析には、アナログ計算機に比べて
はるかに多くの時間および費用がかかる上、一層の困難
を伴なうことが判る。ディジタル技術の複雑さと精密さ
の水準は、厳しい安全要件に対する確証のための分析と
品質保証が不可能な程度にまで高くなっている。問題を
一層複雑化するものとして、現在のディジタル飛行制御
計算機では、航空機の機軸制御が別個の各チャンネルで
行なわれるアナログ計算機の方法とは異なシ、航空機の
全制御軸に対する計算が全て同じ計算機で行なわれるこ
とである。

更に、ディジタル飛行制御装置のチャンネルを設計する
に際しては、単一のバスを多重化の態様で利用し、ディ
ジタル計算機にデータを与える複数の入力装置と、およ
びそれに対して前記ディジタル計算機が信号を発生する
複数の出力装置とを前記ディジタル計算機とインターフ
ェイスさせることが望ましい。明らかに、一つのチャン
ネルには、それと関連すると共に単一のバスに結合され
、該バスを介して連絡を行なう、一つ以上のアクティブ
計算機を備え付けることもできる。単一バス構成は、ノ
・−ドウエア構成を簡素化すると共に、例えばその品質
が現在の航空機での有効利用に対して著しい、専用の並
列パス薄酸より容量が少ない上に軽量でもある。

上記理由により、先行技術で十分周知の如く、ディジタ
ルデータ処理の冗長同一チャンネルは、各別個の感知器
セットに応答して自動飛行制御装置の安全性能？高める
のに利用することができる。上述の如く、一般的故障は
同一チャンネルの相互監視によって容易に検出すること
ができない。ますます複雑かつ精密化するディジタル処
理が自動飛行制御装置に組み込まれることにより、連邦
航空法の要求するレベルに対して一般的故障のないこと
を分析によって品質保証することは不可能に近付きつつ
ある。ディジタル計算機、感知器および入／出力（Ｉｌ
ｏ）装置を含むディジタル飛行制御チャンネルでは、全
機軸に対する処理の全てが同じ計算機で行なわれると共
に、クリティカル動作ならびに非クリティカル動作が前
記チャンネルによって制御されることが判る。従って、
全チャンネルが自動飛行制御装置の飛行うリテイカル点
に対して上記の「極めて起こシ得ない」規則に従って確
証されなければならない。従って、非クリティカル動作
に利用される自動飛行制御装置のそれらの部分までもが
、非クリティカル部分がクリティカル部分と同じ計算複
合体内に６るため、クリティカル部分と同じレベルに対
して確証されなければならない。

これらの問題を克服するため、自動飛行制御技術は、つ
い最近になって、異種冗長概念へと発展した。異種冗長
技術では、現在利用されているように、二つ以上のチャ
ンネルに同じ個々の感知器セットが設けられ、冗長チャ
ンネル【対する一方のチャンネルにおける異種データ処
理機能を利用して同じ動作が行なわれる。このことは、
そのハードウェアに対しては異種計算機により、冗長計
算機には異種ソフトウェアにより、あるいはまた異種ノ
・−ドウエアおよび異種ソフトウェアの双方によりのい
ずれかによって達成される。この方法では、一方のチャ
ンネルの計算機に設計され念一般的故障はもう一方のチ
ャンネルの計′ＩＫ、機には存在せず、相互チャンネル
監視機能によって、・・−ドウエアｌたはソフトウェア
のいずれかの故障によって生じたチャンネル間の不一致
が検出される。次いで、残りのチャンネル金連邦航空法
の要求する安全レベルに対して容易に分析することがで
きる。

しかしながら、上記異種計算装置は、既に述べたような
現在不可能に近付きつつあるｉＪ記分析を受ける必要が
ない。

異種冗長技術を利用した前記先行技術では、自動飛行制
御装置の各チャンネルに一つのディジタル処理装置が備
え付けられていると共に、前記飛行制御装置にはチャン
ネル間の不一致金検出する相互チャンネル監視機能が付
備されている。各チャンネルには、相互処理装置監視機
能を有する複数のアクティブ処理装置２備え付けて、該
処理装置のハードウェアおよびソフトウェアに関連のあ
る一般的故障ならびに設計エラーを検出することもでき
る。しかしながら、七のような構成では、単一パスアヤ
ンネル？利用するに際し一層不都合な問題が生ずる。例
えば、相互処理装置監視機能は該計算機に対して実現さ
れる異遣データ処理に↓りいずれのグロ七ツ丈のハード
ウェアまたはソフトウェア内の一般的故障も検出するこ
とができるが、前記計算機のうちの一台が他の計算機の
データに干渉し、それによって一般的な故障の検出を妨
げてしまうことがある６また、集中データ処理装置を利
用した複数の計算機を有するチャンネルでは、故障した
中央処理装［（ＣＰＵ）が自動飛行制御装Ｗｔ全占有し
、それによって動作の全面停止を生ずることがある。同
様に、複数のＣＰＴＪが前記自動飛行制御装置の入／出
力サイクル中入／出力（Ｉｌｏ）装ｆ全排除して前記自
動飛行制御装置全占有してしまうことがおる。この問題
は、特に故障したＣＰＵがその他のＣＰＵおよびＩ１０
装置を排除してバスを占有する単一バス構成においてｇ
著でおる。単一バス構成によって生ずる別の問題は、Ｉ
１０装置内の故障が全体的なバス故障音生ずる。同様で
バス上にもたらされうろことである。従って、非りリテ
ィカルＩ１０装置の故障が自動飛行１ｆｊｌＪ御装置の
クリティカル動作の全体的な故障を生じうるため、先行
技術では、非りリティカルＩ１０装ａｔクリティカルＩ
１０装置と同じ厳しめ安全レベルに対して分析する盛装
があった。

（３）発明の概要 本発明は、ディジタル自動飛行制御装置のチャンネルに
よって構成されている。前記チャンネルには、一組の入
力装置と、一組の出力装置と、第１ならびに第２のディ
ジタル処理装置（ＣＰＵ）と、および前記入／出力（Ｉ
ｌｏ）装置と処理装置間、ならびに前記Ｉ１０装置と前
記チャンネル間の連絡全行なうデータ処理装置ｕとが備
え付けられている。前記チャンネルには、所定の占有時
間が経過した後前記データ処理装置に対するＣＰＵのア
クセスを制限するｔｌ＋ＩＩ限装置ｇが備え付けられて
いる。望ましくは、利用された全ＣＰＵ時間が所定の入
／出力データ転送サイクル部分を超過するとデータ処理
装置ｇに対するＣＰＵのアクセスｔ　ｔ！！Ｉｊ限する
時間ガバナが備え付けられると共に、前記チャンネルに
は前記処理装置お↓びＩ１０％置に対して多重送信され
る単一のＩ１０バス宿成が利用される。

本発明の好適な実施例では、Ｉ１０装置の故障が前記バ
スに仏殿され、全体的なバス故障を生ずることのなりよ
う各Ｉ１０　装置ｔを前記バスに結合するＩｌｏ　（ン
ター７エイス回路が利用されている。

本発明の好適な実施例におけるチャンネルのデータ処理
部分は、前記Ｉ１０装置およびＣＰＵ間にデータ信号、
アドレス信号、制御信号等を転送する直接メモリアクセ
ス（ＤＭＡ）構成によって構成されている。二つの処理
装置に対して別個のデータアクセスを保証するため、各
ＣＰＵと関連する別個の記す、は装置が設けられるが、
該記憶装置には、前記各ＣＰＵによる別個のアクセスに
対して同じデータが曹込壕れる。各ＣＰＵが池の処理装
置と関連する配憶装置に書込を行なわないようにする手
段も備え付けられている。

本発明の好適な実施例では、第１および第２のディジタ
ル処理装置によって、互いに対して異種のデータ処理が
行なわれる。前記ＣＰＵでは、ハードウェアか、ソフト
ウェアか、あるいはまたハードウェアおよびソフトウェ
ア双方かが異種となっている。前記第１および第２の処
理装置は、互いに対して、少なくともそれによって行な
われるクリティカルな自動飛行制御装置の動作に対して
、冗長動作を行なう。

従って、本発明によって、Ｉ１０記憶および制御装置に
対する複数の処理装置の隔絶が行なわれると共に、Ｉ１
０装置に対する故障の境界が提供される。

（４）実施例 第１図は、自動飛行制御装置のチャンネル１０を示した
ものである。前記装置１０には複数のディジタルデータ
処理装置が備え付けられているが、ここでは説明のため
に二つの処理装置１１および１２が図示されている。前
記処理装置１１および１２は、夫々、中央処理装置ｉ　
（ＣＰ（Ｊ）と、および記憶装置とヲ有している。前記
チャンネル１０には、複数の入／出力Ｃｌ１０）装置１
３〜１６も備え付けられている。該Ｉ／Ｑｉ［１３〜１
６には、チャンネル１０に対してデータを印加すると共
に該チャンネルＩＱからのデータを受信する航空機の全
装置が含まれている。前記Ｉ１０装置１３〜１６には、
ジャイロスコープ、加速度計、対気データ計算機等の飛
行状態感知器と、および舵面感知器等が含まれており、
チャンネル１０にデータを印加する。前記Ｉ１０装置１
５〜１６には、舵面サーボ、指示器、表示装置等のよう
な出力装置も備え付けられており、チャンネル１０から
データを受信する。また、前記Ｉ１０装置１３〜１６に
は、チャンネル１０内で処理するために前記入力装置に
よって発生された信号をディジタル形式に変換し、かつ
チャンネル１０１Ｃよって発生されたディジタル信号を
前記出力装置での使用に適した形式に′に換する入／出
力処理機能も含まれていることが判る。

七のような入／出力変換機能として、並列／直列ならび
に直列／並列変換器と、アナログ／ディジタルならびに
ディジタル／アナログ変換器と、および同期／ディジタ
ルならびにディジタル／同期変侠器等が備え付けられる
。

前記本発明による装置１Ｇの構成は、直接メモリアクセ
ス（Ｉ）ＭＡ　）型式によるものが望ましい。前記装置
Ｊ！ｔ１ａのＤＭＡデータ制御装置は、処理装置１１な
らびに１２および前記Ｉ１０装＃１３〜１６と連絡する
Ｉ１０制御ならびに記憶長［１７を有している。前記Ｉ
１０制御および記憶長［１７は、バッファ１８ならびに
１９を介して処理装置１１１ならびに１２と夫々連絡し
ている。前記処理装置１１ならびに１２には、該処理装
置と関連するリミッタがある。該リミッタは各ブロック
１８および１９内に夫々図示されている。

前記リミッタの構造および動作については、後程説明す
る。

前記Ｉ１０装置１３〜１６は、各隔絶回路２０〜２３を
介してＩ１０制御装！１７と連絡している。

以下述べるように、前記各隔絶回路２０〜２３は、夫々
、関連するＩ１０装置と自動飛行制御装置の他の部分と
の間に故障視界を作り出す。前記Ｉ１０装置に転送され
た、または該Ｉ１０装置から転送された全データは、関
連する隔絶回路を介して伝搬される。以下説明するよう
に、Ｉ１０装置の故障が、関連する積分回路を介して伝
搬して自動飛行制御装置全体を故障させるようなことは
決してない。前記隔絶回路２０〜２３はインターフェイ
スを／司っており、前記Ｉ１０制御装置１７およびＩ１
０装［１３〜１６間のバッファとして機能する。

前記Ｉ１０装置１３〜１６と、処理装置１１ならびに１
２と、およびＩ１０制御装置１７とはバス２４を介して
相互接続している。該バス２４Ｐｉ、データ信号、アド
レス信号ならびに制御信号を伝搬する高容量の並列ディ
ジタル（４造となっている。前記隔絶回路２０〜２３は
、夫々、バス２４のインターフェイスプロトコルを行な
い、かつバス２４を介してｆ）ＭＡ記憶装置１７へのア
クセスを求める前記１／Ｕ装置１３〜１６ンよ、大々、
別記バスインタ−７エイスプロトコル全満足させる。こ
の標準化通信プロトコルによって、自動飛行１ｔｉｌＪ
岬装置の拡張ならびに構成のＭＪ撓性が増大される。前
記Ｉ１０装置１ｆ１３〜１６は逐次ポーリングされ、バ
ス２４金介してＤＭＡ制御装置１７によって処理される
。前記処理袋［１１ならびに１２と、ＤＭＡ制御制置装
置１７お↓びＩ１０装［１３〜１６との間のデータの流
れが棒線で図示されたバス２４によって表示されている
。前記ＤＭＡＩＩＩ＃装置１７によるバッファおよびリ
ミッタ（１８ならびに１９）と前記隔絶回路２０〜２３
０制御は、点線による制御線で表示されている。

以下述べる悩様で、入力装置からのデータ全ＤＭＡ記憶
装置１１７ｉｃ入力し、その後、該装置によって、別の
Ｉ／（Ｊ装置に対して前記データを出力することができ
る。このように、処理装置１１ならびに１２による干渉
を受けずにＩ１０装置１３〜１６開でデータの交換を行
なうことができる。

以下述べるように、前記Ｉ１０記憶装置１１７は、以下
説明する書込り保護能力を利用して処理袋［１１および
１２の干渉を受けないよう保護される。従って、前記Ｉ
１０制御装置１７は、処理装置１ｉ１１ならびに１２の
干渉を受けないデータ集信装置として機能することがで
きる。

第２図は、第１図の本発明による装置１０のブロック図
を更に詳細に示したものである。構成要素に付された参
照番号は、第１図のそれと同じ番号全使用している。第
１図に関して既に述べたように、本発明による装ｆｌＯ
ｖこは、ＣＰＵと記憶装置とを夫々有する処理装置１１
および１２が備え付けられている。前記装置１０は、夫
々の隔絶回路金片して複数のＩ１０装置と連絡している
。そのようなＩ１０装置のうちの一つが、その関連する
隔絶回路２０と共に参照番号１５に図示しである。追加
のＩ１０装置および隔絶回路は、第１図に図示の態様で
チャンネル１０に対して並列に結合される。前記処理装
置１１ならびに１２は、互いに対して異種のデータ処理
上行なうことが望ましい。そのような異種データ処理は
、異種ハードウェア、異種ソフトウェア、またはそれら
双方のいずれかによって実現することができる。

前記処理袋＃１１および１２は、８１）Ｐ１７５−２盟
およびＳＤＰ　　２７５型計算機によって夫々実現する
ことができるが、前記計算機は本出願人が製造している
ものでらり、よって本出願人から入手することができる
。これらの計η二機は、航空機用に本出願人が設計した
ものである。前記ＳＤＰ　１７５−２型マイクロ処理装
置は、本出願人が設計し、開発したものであり、前記８
ＤＰ　２７５型は、Ｚ８００２型マイクロ処理装置に基
づくものでらる。これらの計算機は、夫々、それ自身の
別個のアセンブラ？有している。

本発明による装置１０のＩ１０制御装置の中央には、望
ましくはランダムアクセス記憶装置（凡ＡＭ）として実
現される、Ｉ１０記憶装置３゜がある。前記記憶装置５
０は、線６１を介して記Ｔ意装置６０に論理高レベル信
号、すなわち２進「１」の制御信号を印加することによ
ってｍｌ取を行なうと共に、前記線３１を介して論理低
レベル信号、すなわち２進「零」信号全印加することに
よって書込を行なうよう構成されている。前記記憶装置
ｔ５０に書込むためには、線３２を介して該記憶装置６
０に書込パルス金印加し、該記憶装＃にデータをストロ
ーブしなければならない。前記記憶装［３０によって、
工１０データバス６３を介して処理装置１１ならびに１
２とのデータの送／受信と、および装置１５のようなＩ
１０装置とのデータの送／受信とが直接行なわれる。前
記記憶装置３０は、Ｉ１０アドレスバス５４のアドレス
信号によってアドレスされる。処理装置１１および１２
によって、記ｔｉ装置３０との連絡に際し、アドレスバ
ス５４にアドレス信号が印加され、１１０装置と連絡す
るためのアドレスが、以下説明するようにＩ１０装置の
アドレス　１ラビング読取専用記憶装％ｔ　（ＲＯＭ）
３５によりバス３４金介して与えられる。バス３６およ
び３４は高速並列バスが望１しく、かつ第１図のバス２
４は、第２図のＩ１０データバス３３およびＩ１０アド
レスバス３４を表わしていることが判る。装置１３のよ
うなＩ１０装置によるこの記憶装［３０の直徽的アクセ
スは、従来、直接記憶アクセス（ＤＭＡ）と称している
。

以下述べる様に、Ｉ１０データバス３３は、Ｉ１０装置
に転送される、および該Ｉ１０装置から転送されるデー
タ項目を示す指定信号の伝搬にも利用される。

第２図に図示の出仏制御装置は、複数の制御信号３６を
利用する。該制御信号は、ｌ’−ＣＰｏ　１オン」信号
、「ＣＰＵ　１リリース」信号、ｌ’−ＣＰＵ２オン」
信号、１−ＣＰＵ２リリース」信号、「書込ストローブ
」信号、「装置オン」信号、「次の装置選択」信号、お
よび「データ／指定」信号として辰示される。前記制御
信号５６は、以下述べるような理由で、図示の如く自動
飛行制御装置のチャンネル１０の種々の素子に印加され
る。前記信号３６は、逐次状態装置として実現される制
御シーケンサ３７によって発信される。該シーケンサ３
７は、前記装置状態に夫々対応する複数のデータ語を記
憶するＲＯＭ５８によって構成されているが、前記複数
のデータ語の各々は、関連する状態に対する制御信号５
６の念めのデータと、および次の状態に対するデータ語
を含むＲＯＭ５ａ内のアドレスとを含んでｂる。該ＲＯ
Ｍ３８は、そのアドレスポートに印加されるアドレス信
号に従ってラッチアセンブリ３９に対してデータ語を印
加する。クロック信号に応答して、現状態データ語がラ
ッチアセンブリ５９にストローブされ、その出力に印加
され、そこで本発明による装置１０の種々の構成要素に
対して利用可能となる。前記現状態データ語の次の状態
のアドレスフィールドは、ラッチアセンブリ５９に保持
されているが、バス４０を介してＲＯＭ　５８のアドレ
スポートに印加され、クロック信号に応答して次の状態
へのシーケンスを制御する。

制御シーケンサ５７は、また、試験条件に従ってシーケ
ンサ３７が占有した状態のシーケンスを変更する試験条
件信号マルチプレクサ４１本備えている。三つの試験条
件信号は、処理裂１置１１からのＤＭＡｊＡＬ求信号と
、処理装＃ｔ１２からの扉仏要求信号と、およびｌ／Ｕ
装置からのＤＭｔ’−要求信号とに夫々従い、以下述べ
る様に、線４２．４３ならびに４４を介してマルチプレ
クサ４１０入力に印加される。前記三つの試験条件信号
は、夫々、ｌ’−ＣＰＵ　１要求」信号、「ＣＰＵ２要
求」信号、ならびに「装置１要求」信号と表示される。

前記マルチプレク？４１は、ラッテアセンブリ３９から
の「試験選択」信号に従騒その出力に印加される入力の
一つを選択する。

前記「試験選択」信号は、シーケンスの変化を制御する
ことになっている状態と関連したＲＯＭ３８からのデー
タ語のフィールドによって与えられる。マルチプレクサ
４１からの出力は、線４５を介してＲＯＭ３８のアドレ
スポートに印加され、選択された「試験条件」信号に従
って次の状態に対するアドレスを選択する。このように
、シーケンサ５７を前記三つの試験条件によって制御し
、前記逐次状態装置３７が占有した状態のシーケンスで
条件分岐を行なうことができる。従って、前記シーケン
サ３７が占有した各状態によって次の状態のＲＯＭ　３
８に対するアドレスが定められることが判るが、前記ア
ドレスは上記選択された試験条件によって変更すること
ができる。制御シーケンサ５７によって行なわれた状態
および状態分岐のシーケンスについては、第４図と関連
して後程詳しく説明する。

記憶装置６０の読取および書込状態は、「読取／書込」
制御線４６の「読取／書込」信号によって決定される。

前記線４６の「読取／書込」信号は、記憶装置３０を制
御するに際しＡＮＤゲート４７に対する入力として印加
されると共に、ＡＮＤゲート４８０反転入力に対しても
印加される。前記ＡＮＤゲート４７および４８の出力に
よって、夫々、線３１ならびに３２に前記記憶制御信号
が印加される。制御シーケンサ３７からの前記「データ
／指定」制御信号は、ＡＮＤゲート４７に対する第２の
入力として印加される。

書込操作中記憶装［３０にデータをストローブする「書
込パルス」は、以下述べる「書込保護解読」論理回路５
０からＡＮＤゲート４８の第２の入力に印加される。デ
ータバス５６を介してデータを転送しようとする場合、
前記「データ／指定」信号は論理的に高レベル状態にあ
る。

データバス３３を介して指定情報を転送しようとする場
合は、前記「データ／指定」信号は論理的に低レベルに
ある。読取操作を制御しようとする場合「読取／書込」
信号は論理的に高レベルにあり、書込操作を制御しよう
とする場合「読取／曹込」信号は論理的に低レベルにあ
る。

従って、「データ／指定」信号が低レベルになると、Ａ
ＮＤケ−ト４７　ｕオフＩＣ７ｋ　、Ｄ、線３１１Ｃ低
レベルの信号を印加する。上記の如く、線５１の低レベ
ル信号によってＩ１０記憶装置５０の書込が行なわれる
が、指定信号がデータバス３３に印加されると、何らの
「書込パルス」もＡＮＩ）ゲート４８に印加されず、よ
って記憶装置！１５０は作動されない。

しかしながら、データ　トランザクションヲ実行しよう
とする場合、「データ／指定」信号は高レベルとなり、
「読取／？込」信号によって、ＡＮＤゲート４７の状態
、よって線３１の状態が制御されるようになる。、「デ
ータ／指定」信号が高レベルにあシ、「読取／書込」信
号も高レベルにあると、ＡＮＤゲート４７はオンになり
、線３１に高レベルの信号を印加し、従って記憶装置５
０の読取が行なわれる。高レベルの「読取／書込Ｊ信号
は、ＡＮＤゲート４８もオフにし、その結果「書込パル
ス」が線３２に印加されない。書込操作中、「読取／書
込」信号は、低レベルにあるが、　ＡＮＤゲート４７全
オフにし、ＡＮＤゲート４８をオンにして、記憶装置３
０の書込全行ない、「書込パルス」がゲート４８を介し
て、記憶装置ｔｔ３０に送られ、そこてデータがストロ
ーブされるようにする。

ここで、第２図のＩ１０記憶装置５０の記憶マツプを図
示した第３図を参照してみることにする。前記記憶装置
！ｔ３０は、処理袋ｆ１による「書込オン」と、処理袋
［２による「書込オン」と、処理装置１および２による
「書込オン」と、および処理装置による「、？込無し」
として定められた四つの別個のブロック、すなわちセク
ションで構成されている。前記記憶装置３０の四つのセ
クションは、参照番号５１〜５４で夫々識別される。前
記記憶装置５０は、以下述べるように論理的に区分され
ておシ、第２図の処理装置１２のブロック５１への書込
、および第２図の処理袋ｆ１１のブロック５２への書込
みはできないようになっている。更に、処理袋ｆｌｉな
らびに１２のいずれかがブロック５５に書込むことがで
きるのに対し、処理袋［１１ならびに１２のいずれもブ
ロック５４に書込むことができない。しかしながら、処
理装置ｔ１１および１２の各々は、記憶装置３０のいず
れの領域からも読取ることができる。装置１５のような
Ｉ１０装置に対する、および該Ｉ１０装置からの、読取
シならびに書込データは、記憶装！ｔ５０の区分に対し
て１ｌｌｌｌＪ限されていない。記憶装置３０のブロッ
ク５１〜５４は、四つの物理的に別個の記憶装置によっ
て実現することができる。

上記の如（、Ｉ１０装置は、処理袋［１１および１２と
は別個に入／出力制御装置と連絡することができる。

再び第２図を参照するに、処理装置１１は、データバス
３３ならびにアドレスバス３４を介してＩ１０記憶装ｆ
５０と連絡しており、記憶装置５０にデータを書込むと
共に、そこからデータを読取る。前記処理装置１１は、
線６０にＣＰＵ１要求信号を印加することによってデー
タトランザクションを開始すると共に、要求されたデー
タ　トランザクション形式を表わす読取／書込信号金線
６１に印加する。前記線６０の１’−ＣＰＵ１要求」信
号は、ＡＮＤゲート６２）線６３および別のＡＮＤゲー
ト６４を介してマルチプレクサ４１の入力４２に該マル
チプレクサ４１に対する試験条件信号として転送される
。ＡＮＤゲート６２ならびに６４の各ゲートのもう一方
の入力は、処理袋Ｔｉ、１１によって印加された「ＣＰ
Ｕ１要求」信号全マルチプレクサ４１の入力４２に伝搬
させる常オン信号である。マルチプレクサ４１の入力４
２に与えられたＣＰＵ１要求信号に応答して、前記制御
シーケンｆ５７は、後桟説明するように、一連の状態を
介して順序化するが、前記一連の状態とは、「装置オン
」信号をターンオフし、「ＣＰＵ１オン」信号を発生し
、「データ／指定」信号をデータ状態に設定し、更に「
書込ストローブ」信号を発生し、その後「ＣＰＵ１リリ
ース」信号を発生し、次いで制御シーケンサ５７′ｔ−
待たせて処理装［１１がその「ＣＰＸＪ１要求」信号を
除去するようにする状態のことである。前記「ＣＰｏ　
１オン」信号および「ＣＰＵ１リリース」信号は、夫々
、図示の如く、ラッチアセンブリ５９から線６５および
６６に印加される。

処理装置１１は、Ｉ１０ポート６７ならびにバッファ６
８を介してＩ１０データバス５５と連絡しておｐ、ｘ７
ｏボート６９ならびにバッファ７０を介してはＩ１０ア
ドレスバス３４と連絡している。該処理装置１１によっ
て線６１に印加された「読取／書込」制御信号は、バッ
ファ７１金介して「工１０読取／書込」制御線４６に印
加される。処理装置１１によって制御シーケンサ３７に
印加された「ＣＰＵ１要求」信号に応答して、制御シー
ケンサ３７は処理装置１１に対して「ＣＰＵ　１オン」
信号を印加する。前記「ＣＰＵ　１オン」信号が線６５
を介して印加され、バッファ６８．７０ならび１ｃ７１
ｆｔオンにし、それによって処理装置１１のデータＩ１
０ボート６７をＩ１０データバス３３に結合し、処理装
置１１のアドレスＩ１０ボート６９をＩ１０アドレスバ
ス３４に結合し、かつ線６１のｌ’−ＣＰＵ　１読取／
書込」信号を「■１０読取／書込」制御線４６に結合す
る。線６１の「読取／書込」制御信号は、データバッフ
ァ６８にも印加され、そこを通るデータの流れの方向を
制御する。

従って、１１０記憶装［３０に対する処理装置１１のア
クセスは、「ＣＰＵ１ｉ求」信号によって開始され、Ｄ
ＭＡ　！！＋ｌＩ御装置が「ＣＰＵ　１オン」信号を発
信して前記要求を承認する。ＤＭＡ制御装置は、また、
「データ／指定」信号をデータモードに設定し、「書込
ストローブ」信号を発信する。オンにされた処理装ｗＬ
１１は、記憶装置６０内の特定の場所をアドレスすると
共に、線６１の「読取／書込」制御信号を介して記憶装
置の読取および書込状態を制御する。読取操作に対して
、ＡＮＤゲート４８はオフとなり、「書込ストローブ」
制御信号から生ずる「書込パルス」はそこを通って伝搬
することができない書込操作に対しては、前記ＡＮＤゲ
ート４８はオンとなり、「書込ストローブ」制御信号か
ら生ずる「書込パルス」がそこを通って記憶装置５０へ
と伝搬される。従って、処理装置１１は、オンになると
、記憶装置３０１アドレスし、アドレスされた場所から
データを読取るか、またはそこにデータを書込むかする
。「書込ストローブ」信号を発信後、制御シーケンサ３
７は、線６６を介して「ＣＰＵ１リリース」信号を処理
装置１１に対して発生し、データ　トランザクショ／が
完了したこと全処理装置Ｍ１に表示する。

読取操作に対して、　　［ｃＰＵｌ　’）　リース」信
号は、有効なデータがＩ１０データバス５３上に出力さ
れたことと、処理装ｆｉｉ１１の応答によって該処理装
置１１の記憶装置にデータをストローブした後練６０か
ら１−ＣＰＵ１ｊｆｉ求」信号が除去されなければなら
ないこととを示している。また、書込操作に対して、前
記（−ＣＰＵ１　！／　リース」信号は、Ｉ１０記憶装
置ｉ３０に書込むため処理装置１１によって発生された
データが該Ｉ１０記憶装置に書込まれたことを示してい
る。前記処理装置１１の応答によって、「ＣＰＵ１要求
」信号は直ちに線６０から除去されなければならない。

制御シーケンサ３７が「ＣＰＵ１リリース」信号を発信
した後、ＤＭＡ制御装置によって「ＣＰＵ１要求」線が
検査され、「ｃＰＵ１ｉ求」信号がいつ除去されたかが
判定される。要求信号が除去されると、制御シーク／す
３７は次の状態に進み、そこで「ＣＰＵ１オン」信号が
除去され、ＤＭＡ制御装置は次の要求されたデータ　ト
２ンザり７ヨンに進む。しかしながら、処理装置１１の
故障によって、「前記すｌ）−スＪ信号金受倍した後も
ＦＣＰＵ１要求」信号が残存し２−ｃいる場合、ＤＭＡ
制御装置は遵続的待ち状態にロックされ、それによって
、Ｔ１０記憶装置と関連する全ての動作が中断される。

従って、処理装ｆｌＩｔｌＩ内の故障は、Ｉ１０記憶装
＆３０へのアクセスを妨げ、処理装置１２およびＩ１０
装置の作業を中断させることがある。

処理装置１１によって第２図のＩ１０データ制御装置が
占有されるのを防ぐために、　ＣＰＵリミッタカウンタ
７２が利用される。線６５の１−ＣＰ［Ｊｔオン」信号
がオフ状態になると、前記カウンタ７２は、クリアされ
るか、−！たはｒｃＰＵ１ＣＰＵ１オンアクティブにな
る時間とｒ　ＣＰＵ　１要求」信号が除去される時間と
の間の最大時間よりはんの少し多い時間間隔に対応する
カウントに予め設定されるがする。線６５の「ＣＰＵ　
１オン」信号がアクティブになると、カウンタ７２はカ
ウントを開始する。通常の操作中、ｆ−ＣＰｌ、”　ｋ
　求Ｊ　（Ｍ　％　ｉｊ、カランｆｉ７２ｉｉ’ｃの最
大カウントに達する前に処理装置嶽１１によって除去さ
れる。ＣＰＵ１賛求信号が除去されると、制御シーク；
／す５７によって「ＣＰＵ１オン」信号が除去され、そ
れＫよってカウンタ７２はその事前設定状、轢て対して
クリアされる。ｆ”ＣＰＵ１リリース」信−号受信後の
１−ＣＰＵ１要求」信号の除去を妨げる処理装置１１内
の故Ｒは、　ｌ’−ＣＰＵ１オン」信号の残存金主ずる
。この故障状態で、カウンタ７２はその最大カウントに
達する。

カウンタ７２からの最大カウント出力は、ＯＲゲート７
５７人力として印加される。０工（ゲート７５の出力は
、故障ラッチ７４［印加されるが、該故障ラッチの出力
は、　ＡＮＤゲート６２に反転入力として印加されると
共に、ＯＲゲート７５に対する第２の入力とし２て該（
Ｈ（ゲートに印加される。２Ｉｌｌ常の操作中、カウン
タ７２からの最大カウント出力は低レベルとなり、２ツ
チ７４に低レベルの出力を発生させる。その反転された
低レベルの出力は、ＡＮｉ）ゲート６２ｔ−オンにして
、線６０のｌ’−Ｃ１’Ｕ　１要求」信号が前記ゲート
６２を通って伝搬されるようにする。ＯＲゲート７５に
印加されるラッチ７４からの低レベル出力によって、ラ
ッチの出力は低レベル状態に保持される。しかしながら
、カウンタ７２が最大カウントに達すると最大カウント
出力は高レベルとなり、それてよって前記ラッチが永続
的高レベル状態に設定され、　ＡＮＤゲート６２をオフ
にする。この条件で、線６０のｌ”’　ＣＰＵ　１要求
」信号の制御シーケンサ５７への印加が効果重圧除去さ
れ、処理装置１１からのそれ以後のデータアクセスが阻
止される。従って、第２図のＤＭＡ制御装置がデータア
クセスに対する処理装置１１の要求を処理するのに時間
がかかシすぎた場合、カウンタ７２はその最大カウント
に達し、故障した処理装置が表示される。故障した処理
装置は、それ以後のＤＭＡ　ｉｌｌ制御装置に対する要
求全阻止される。

ＤＭＡ制御装置と処理装置１２とのインターフェイスは
、処理装置１１のそれと同じである。

従って、構成要素８０〜９４は、処理装置１１に関して
既に説明した構成要素６０〜７４と夫々構造的、かつ機
能的に一致している。よって、処理装置１１または１２
のいずれかが故障して、「リリース」信号を受信後もそ
の要求信号が除去されな（Ａ場合、適当な故障ラッチ７
４−！たは７９が設定され、よって故障した処理装装置
によるそれ以後のＤＭＡ制御装置のデータ　トランザク
ション要求は、いずれも、永続的に除去される。

上記の如く、相互処理装置監視を効果的に行なうには、
処理装置１１および１２の夫々全互いに対して隔絶する
と共に、一方の処理装置に対するもう一方の処理装置に
よるデータへの干渉を防ぐため共通のデータ源に対して
も夫々を隔絶しなければならない。第６図に関連して既
に述べたｆ１０記憶装ｊ崖３０の区分化と「書込保護解
読論理」回路５０とを利用するととｆよって、処理装置
１１ならびに、１２が独立したものとなシ、該処理装置
はデータに対して別個にアクセスするようになる。記憶
装置３０−＼の処理装置のアクセス中前記「書込保護解
読論理」回路５０のみが効力を有する。このため、制御
シーケンサ３７からの「ＣＰｏ　１オン」信号と「ＣＰ
Ｕ２オン」信号とが前記論理回路５０に印加され、該論
理回路５０は記憶装置３０へのＩ１０アクセスに対して
何らの効力も有さない。

従って、論理回路５０は、「ＣＰＵ１オン」信号または
「ＣＰＵ２オン」信号のいずれかがオンの時にのみ効力
を有する。更に、記憶装置の区分化は、処理装［１１お
よび１２の書込操作に対してのみ利用される。

アドレスバス５４のＩ１０アドレスは、「書込保護解読
論理」回路５０に対する入力として印加される。該論理
回路５０は、Ｉ１０アドレスの上位ビットを解読し、工
１０記憶装置３０のどの象限がアクセスされているのか
を判定する。論理回路５０には、処理装［１１および１
２の各処理装置の承認に対応する８つの条件を判定し、
Ｉ１０記憶装ｆ５００４つの象限夫々Ｉｃ書込をする「
書込制御」指定バス９５が備え付けられている。該「書
込制御」指定バス９５は、該バス９５と共に図示された
アース記号が示す如く信頼性を高めるため装置のシャー
シコネクタに配線されている。制御シーケンサ３７から
の「書込ストローブ」信号は、論理回路５Ｇへ入力とし
て印加される。以下更に詳細に述べるように、前記「書
込ストローブ」信号は、Ｉ１０記憶装置３０に対して処
理装置およびＩ１０装置双方がアクセスしている関に制
御シーケンサ３７によって与えられる。「ＣＰＵ　１オ
ン」信号および１’−ＣＰＵ２オン」信号の双方がオフ
状態（装置オン信号がオン状態）の場合、論理回路５０
は「書込ストローブ」信号に応答して「書込パルス」を
無条件で発生する。「ＣＰＵ１オン」信号または１−Ｃ
ＰＵ２オン」信号のいずれかがオン状態にあシ、かつア
ドレスバス５４のアドレス信号が記憶装置３０の適当な
＊限にアクセスしている時、「書込ストローブ」信号に
応答して書込パルスが発生される。しかしながら、処理
装置１１または１２のいずれかが非割当アドレスに書込
もうとすると、「書込保護解読論理」回路５０は「書込
ストローブ」信号に応答して「書込パルス」を発生しな
い。前記論理回路５０は、処理装置の番号とアドレスと
を調べ、不適当な処理装置の書込が発生しそうになると
「書込パルス」を禁止する。このように書込保護解読論
理回路５０は、第５図に関連して既に述べた如く同図に
図示の別個の象限に記憶装置５０を論理的に区分する。

別個の処理装置による感知器データの別個のアクセスを
更に保証するため、工１０装置の各入力データ項目のあ
るデータ項目は、記憶装置３０のその各象限内の二つの
記憶場所に同時に書込まれ、処理装置１１および１２に
よって別個にアクセスされる。データは、個々の象限５
１および５４、または個々の象限５１および５２（第５
図参照）に二度書込まれることが望ましい。

従って、処理装［１１および１２のいずれかによって、
■１０記憶装置ｉ５０のいずれの場所からもデータを読
み取れることが判る。しかしながら、記憶装置３０の象
限に書込む能力は厳密に区分されており、いついかなる
時にも一方の処理装置がもう一方の処理装置のデータを
変更することがないようにしている。更に、処理装置の
独立性と隔絶性とを保証するため、入力装装置のデータ
は、夫々が別個の一処理装置専用に使用される複数の記
憶域に同時に書込まれる。このＩ１０データの記憶装置
５０への冗長書込によって、複数の処理装置１１および
１２によるデータへのアクセスが簡素化され、論理回路
５０に関して説明した記憶装置の「書込保護」能力に関
連して処理装置１１ならびに１２間のデータ隔絶が行な
われる。

前記Ｉ１０制御装置には、制御シーケンサ３７からの「
次の装置選択」信号によって同期される装置カウンタ９
６が備え付けられておシ、装置１　＝ｒ　−）’　ハス
９７上に「装置コード」信号ジ−タンスを印加する。カ
ウンタ９６によって発生された装置コードは、装置１５
のような本発明による装置の各Ｉ１０装置”Ｋ　１ｉｎ
ｌ！別するよう割当てられている。バス９７の「装置４
コード」信号は、以下説明する理由により、回路２０の
ような本発明による装置のＤＭＡインターフェイス４ｉ
絶回路と、およびＩ１０装置のアドレスマツピングＲＯ
Ｍ、５５のアドレスボートとに印加される。制御シーケ
ンサ５７は、以下述べる態様で「次の装置選択」制御信
号を周期的に発生し、カウンタ９６が前記一連の装置コ
ード全弁して逐次カウントされるようにする。このよう
に、本発明による装置の個々のＩ１０装置は、逐次また
は循環的にポーリングされる態様で記憶装［３０とのデ
ータ転送に対して選択される。カウンタ９乙による最大
カウントの達成は、本発明による装置の全Ｉ１０装置が
記憶装置３０とのデータ転送の機会に対してポーリング
されたこと全示す。

装置１３のような本発明による装置のＩ１０装置は、夫
々、回路２０のようなインターフェイス隔絶回路を介し
てＩ１０制御装置と結合している。前記Ｉ１０装置は、
夫々、線９９に信号を印加し、特定の装置が入力装置猷
であるか、出力装置であるか？指定する。図から判るよ
うに、線９９は、装置１５が入力装置であるか出力装置
Ｉでちるかにより、信頼性を高めるため（＋Ｖ）論理電
圧源−！九はシャーシアースのいずれかに配線されてｈ
る。前記装置１．５は、またノ〜−ドワイヤード局所装
置直コードをバス１００上に印加する。該局所装置コー
ドは、夫々、特定の工１０装置専用となっている。コー
ドディジットは、コードによって、（−＋−ｖ）論理電
圧源、またはアースに配線されてｈる。バス１００およ
び線９９の導体は、電気コネクタへと運ばれ、ノ・−ド
ワイヤードデータを隔絶回路２０に与える。バス１００
によって搬送されたコードと線９９によって搬送された
Ｉ１０情報の検査が容易に達成される。

前記Ｉ１０装置１３は、該装置が出力装置の場合隔絶回
路２０を介して記憶装置５０からデータを受信し、かつ
前記装置が入力装置の場合は前記隔絶回路２０を介して
Ｉ１０記憶装置３０にデータ金与えるデータボート１０
１″ｆｔ有してｈる。

前記装置１３は、また、該装置がその入力装置に対する
データボート１０ｆ　ｉ介して転送すべきデータを有す
る時、お↓び収装［１３がその出力装置に対するデータ
ボート１０１を介してデータを受信する用意ができた時
、線１０２に「データ要求」信号を与える。前記装置１
３は、また、隔絶回路２０からの特定の信号をボート１
０３で受信する。指定信号によって、装置１３と関連す
るデータ項目が指定されるが、前記指定信号は、入力装
置に対し装置ｔ１３が発生したデータ項目を指定し、出
力装置に対し該装置が受信したデータ項目を指定する。

更に、装置１３は、同期化を行なうため「次の装置選択
」信号を入力１０４で受信する。「次の装置選択」信号
は、次の装置がポーリングされようとしていることをＩ
１０装置１３に表示する。

既に説明したように、各Ｉ１０装置は、それと関連する
インターフェイス隔絶回路を有し、前記Ｉ１０装置のＩ
１０記憶装置へのアクセスを行なう。前記隔絶回路は全
てほぼ同じものである。

該隔絶回路の詳細については第２図の隔絶回路２０に関
連して説明する。

隔絶回路２０には、比較器１０５が備え句けられている
が、該比較器は、Ｉ１０装［１５がバス１００に印加し
た局所装置コードを装置カウンタ９６がバス９７に印加
したＤＭＡ装置コードと比較する。前記比較器１０５に
よって、）（ス９７の本発明による装置の装置コードが
）（ス１００の局所装置コードと一致したことが示され
ると、インターフェイス隔絶回路２０は、その時Ｉ１０
装＠　１３がデータ　トランザクションを要求している
かどうかを判定すべく選択される。Ｉ１０装置１３は、
バス１００のその局所装置コードがＩ１０制御装置によ
って与えられたバス９７の装置コード９７と一致してい
る間たけＩ１０データバス３３ヘアクセスする。

比較器１０５によってコード間の整合が検出されると、
該比較器１０５は隔絶回路２０？ｌｌ−オンにする信号
を線１０６に印加する。線１０６の整合信号はＡＮＬ）
ゲート１０７へも入力として印加される。

前記線１０６の整合信号は、比較器１０５によって整合
コードが検出されるとＡＮＤグー）１０７’ｉｉオンに
する。前記隔絶回路２０は、選択された後、Ｉ１０装９
１３からの線１０２上のデータ要求信号を、オンにされ
たＡＮＤゲート１０７を介して転送し、データアクセス
要求−ｆ（線４４上に表示する。

Ｉ１０制御装置がその装置コードをバス９７１Ｃ与え、
前記Ｉ１０装置１３をポーリングした時、該Ｉ１０装置
１３が線１０２のデータ要求信号を介してデータ　トラ
ンザクションヲ要求している場合、該Ｉ１０装置はＩ１
０データバス５５ヘアクセスすることができる。

インターフェイス隔絶回路２０は、指定カウンタ１０８
も備えて匹るが、前記カウンタ１０８は、Ｉ１０装置１
３によって与えられる、または該装置に対して与えられ
る個々のデータ項目を識別するための指定コードシーケ
ンスを発生する。

前記カウンタ１０８は、以下述べるようにＩ１０装置ア
ドレスマツピングＲ，ＯＭ　ｓ　ｓから与えられた線１
１０の信号によってクリアされるまで、ＡＮＤゲート１
０９から印加されるクロック信号に応答して前記指定コ
ードに従ってカウントする。前記ＡＮＤゲート１０９は
、比較器１０５の出力１０６から入力を受信し、バス１
０００局所装置コードがバス９７のＩ１０制御装置コー
ドと整合するとオンにされる。Ｉ１０装置１５１Ｃ対す
るデータトランザクションが完了した後、カウンタ１０
８は。

オンにされたＡＮＤゲート１０９ｆ：介してカウンタ１
０８４Ｃ与えられる制御シーケンサ５７からの「次の装
置選択」制御信号によって増分される。

カウンタ１０８からの指定コード出力は入カポ−）１０
５ｉ介り、　テＩ１０装置１３に印加サレ、Ｉ１０記憶
装置３０から受信しようとする、または該Ｉ１０記憶装
置５０へ転送しようとする特定のデータ項目を選択する
。

インターフェイス隔絶回路２０は、カウンタ１０８から
Ｉ１０データバス３３に指定コードを伝搬する指定バッ
ファ１１１も備えてｈる。該バッファ１１１は、比較器
１０５からの信号を入力として受信するＡＮＤゲート１
１２によってオンにされる。従って、バッファ１１１は
、バス９７の装置コートがバス１０００局所装置コード
と整合した時えのみオンにされる。　ＡＮＤゲート１１
２へのもう一方の入力は、制御シーケンサ３７からの「
装置オン」信号によって与えられる。該「装置オン」信
号は、ＣＰＵ　１″またはＣＰＵ　２のデータト−）／
ザクジョンが進行していない時は常にアクティブである
。従って、指定バッファ１１１は、それらのＤＭＡデー
タティクル部分がＪ：１０装置トランザクシヨン専用に
利用されている間にのみオンとなる。

制御シーク／す３７からの「データ／指定」信号は、前
記ＡＮＤゲート１１２の反転入力に印加される。既に述
べたように、「データ／指定」信号が指定モードになっ
ている場合、信号は低レベルにあシ、よって「データ／
指定」信号が指定モードになっている場合にのみ指定バ
ッファ１１１ｔ−オンにする。従って、Ｉ１０装置１３
が選択され、「装置オン」信号か高レベルになシ、しか
も「データ／指定」信号が指定モードになると、指定バ
ッファ１１１がオンになシ、指定カウンタ１０８からＩ
１０データバス３３へ指定コードが伝搬されることが判
る。

インターフェイス隔絶回路２０は、ＡＮＤゲート１１４
の出力によってオンとなるデータバッファ１１３も備え
ている。指定バッファ１１１ヲオンにするＡＮＤグー）
１１２Ｇ’Ｃ対する上記態様と同じ態様で、ＡＮＤゲー
ト１１４は比較器１０５ρ）らの信号と、「装置オン」
信号と、および制御シーケンサ３７からの「データ／指
定」信号とを入力として受信する。ＡＮＤゲート１１２
とは異なシ、「データ／指定」信号はＡＮＤゲート１１
４＆Ｃその非反転入力を介して印加−される。従って、
ＡＮＤゲート１１４は、バス１０００局所装置コードが
バス９７の装置コードと整合し、「装置オン」信号が高
レベルになシ、かつ「データ／指定」信号がデータモー
ドになると、データバッファ１１３ｔ−オンにする。該
データバッファ１１３は、オンになると、　Ｉ１０装置
１３のデータボート１０１−ｆｃＩ１０データバス５３
に結合する。バッファ１１３を通るデータの流れの方向
は、Ｉ１０装置１３からバッファ１１３の方向入力に印
加される＄９９上のＩ１０信号によって制御される。

従って、「データ／指定」信号が指定モードにあると、
指定バッファ１１１はオンとなシ、データバッファ１１
５はオフになプ、それによってカウンタ１０８からの指
定コードがＩ１０データバス３３に印加される。「デー
タ／指定」信号がデータモードにあると、データバッフ
ァ１１３はオンになり、指定バッファ１１１がオフにな
り、それによってＩ１０装置１５のデータボート１０１
ｉ　Ｉ１０データバス３５に結合する。データバッファ
１１３は、Ｉ１０記憶装置３０およびＩ１０装置１５間
のデータ転送を制御するゲートとして機能する。

Ｉ１０装置アドレス　マツピングＲＯＭ３５１Ｃは、装
置１３のようなＩ１０装置の各々に対するアドレスおよ
び制御パラメータが含まれている。バス９７の装置コー
ドおよびＩ１０データバス５３の指定コードはＲＯＭ５
ｓのアドレスポートに印加され、その中の前記装置コー
ドによって識別されるＩ１０装置と関連のある単一の記
憶場所と、および前記指定コードによって識別されるそ
の特定のデータ項目とを選択する。８０Ｍ３５内の選択
された記憶場所釦は、特定のＩ１０装置の特定のデータ
項目を記憶するＩ１０記憶装置３０のマツプアドレスが
含まれている。該マツプアドレスは、ＲＯＭ３５によっ
て２ツテ１１５に与えられる。ラッチされたマツプアド
レスは、バッファ１１６を介してＩ１０記憶装ｆ５０Ｖ
ＣアクセスするためＩ１０アドレスバス３４に印加され
る。

アクセスされた几０Ｍ５５の記憶場所には、ポーリング
されたＩ１０装置が入力装置であるか、出力装置である
かに従って読取または書込を行なう制御信号も宮まれて
いる。関連するＩ１０装置が入力装置の場合、「読取／
書込」制御信号は書込制御を行なう。Ｉ１０装置が出力
装置の場合、「読取／書込」制御信号は読取制御を行な
う。記憶装［３５からの「読取／曹込」制御信号は、ラ
ッチ１１７に印加され、該ラッチ１１７ｉＣより、ラッ
チされた「読取／書込」離散制御信号がバッフ７１１８
を介してＩ１０制御装置記憶制御線４６に印加され、ポ
ーリングされたＩ１０装置の型式に従ってＩ１０記憶装
置５０の読取または書込を行なう。

几０Ｍ５５のアクセスされた記憶場所〈は、指定コード
によって表わされたデータ項目が装置コードによって識
別されたＩ１０装置と関連するデータ項目の補数におい
て最終データ項目の場合指定カウンタ１０８ｔ−クリア
する離散信号も含まれている。この離散信号は、ラッチ
１１９に印加され、次いでバッファ１２０およびＡＮＤ
ゲート１２１を介して線１１０に印加され、ポーリング
されたＩ１０装置に対する最終データ項目が処理される
とカウンタ１０８ヲクリアする。ＡＮＤゲート１２１は
比較器１０５からの信号によってオンとなシ、ポーリン
グされたＩ１０装置と関連する指定カウンタ１０８のみ
がバッファ１２０から印加された信号によってクリアさ
れる。バッファ１１６゜１１８および１２０は、制御シ
ーケンサ３７からの「装置オン」信号によってオンにな
シ、かつラッチｊ１５．１１７．および１１９は、制御
シーケンサ３７からの「データ／指定」信号によってク
ロックされる。「データ／指定」信号が指定モードから
データモード１ｃ９１換えられると、波形の立上シによ
ってＲＯＭ　５５からのデータを同期させ、前記ラッチ
に入れる。

Ｉ１０制御装置に接続された複数の隔絶回路の誤制御を
防ぐため、ラッチ１１５，１１７および１１９は、「デ
ータ／指定」信号がデータモードから指定モードに変わ
るとクリアされる。波形の立下シによってこのクリア動
作が行なわれる。

Ｉ１０装置のデータ　トランザクション中、■１０デー
タバス３３は二つの動作を行なう。「データ／指定」制
御信号が指定モードにある場合、Ｉ１０データバス５３
は指定カウンタ１０８からの指定情＠全伝達するが、該
指定カウンタ１０８は、「データ／指定」信号がデータ
モードに変わるとデータバス３３上に出力されるポーリ
ングされたＩ１０装置からのデータ項目をもっばら識別
する。バス９７の装置コードと結合するバス３５の指定
情報によって、マツピングＲＯＭ５５に対するアドレス
が形成される。ＲＯＭ　３５のマツプアドレス出力は、
Ｉ１０アドレスバス３４に印加され、ポーリングされた
Ｉ１０装置のデータ項目と関連するＩ１０記憶装置５０
内の記憶場所を定める。このアドレスは、「データ／指
定」信号がデータモードに変わるとその立上がシにより
ラツチ１１５を介しＩ１０アドレスバス５４ＶＣ印加さ
れる。オンにされたデータバッファ１１３は、ポーリン
グされたＩ１０装置のデータポート１０１ＫＩ１０デー
タバス５３を結合する。従って、トランザクションのデ
ータ部分くおいて、データバス３３により指定部分中発
生されたアドレスに対応するデータ項目が搬送される。

工１０記憶装置は、ラッチ１１７によって与えられる「
読取／書込」離散信号によって読取、または書込を行な
うよう構成されている。Ｉ１０装置に対するＩ１０記憶
アドレスは、常にマツピングＲＯＭ５５によって発生さ
れ、けっして直接Ｉ１０装ｆｉｔＫよっては発生されな
りことが判る。ポーリングされたＩ１０装置が入力装置
の場合、前記Ｉ１０＆直によってデータバス５５に印加
されたデータは、記憶装置３０のＲＯＭ　３５によって
定められた記憶場所に記憶される。選択されたＩ１０装
置が出力装置の場合、マツピング几０Ｍ５５によって記
憶値ｆｆＩｔ３０内の適当なアドレスが選択され、記憶
装ｒ１ｔ３０からデータバス５５ヘデータが転送され、
選択されたＩ１０装置により取得される。

「次の装置選択」信号は、次のＩ１０装置に対するデー
タ転送の機会に備えて装置カウンタ９６を増分する。同
時に、前記「次の装置選択Ｊ信号は、指定カウンタ１０
８ｔ−増分し、工１０装置１３と関連するデータ項目の
補数において次のデータ項目を識別する。処理装＃１１
および１２は、マツピングＲＯＭ　５５によってマツピ
ングされず、直接Ｉ１０記憶装置３０ｔ−アドレスする
。Ｉ１０装置に対してマツピングＲＯＭ３５１Ｃよって
与えられるアドレスは、特定のＩ１０装置の特定のデー
タ項目と一意に関連している。

上記の如く、本発明による装置のＩ１０装置は、循環的
ポーリング技術を利用して処理される。

本発明による装置の各データ転送スギギン中全ｌ１０ｉ
置が逐次ポーリングされ、それによって、Ｉ１０記憶装
置３０１Ｃ対するアクセスが要求されているかどうか、
更にそれによって、要求されたデータ転送トランザクシ
ョンに対して記憶装ｆ３０へのアクセスが処理装置１１
ならびに１２によって行なわれたかどうかが判定される
。ガバナカウンタ１２２が備え付けられておシ、処理装
［１１および１２のデータ　トランザクション作業が全
Ｉ１０装置を処理するための十分な時間が得られない程
データ　トランザクションサイクルを占有しないよｒ）
ＶＣする。前記ガバナカウンタ１２２は、前記時間間隔
の処理装置のデータトランザクション九対するアクセス
時間に制限を設け、Ｉ１０記憶装置３０に対してデータ
転送トランザクションを行なう機会を各Ｉ１０装置に与
える。前記ガバナカウンタ１２２によって、広範な処理
装置のデータ転送作業がめる場合にも全Ｉ１０装置を処
理するのく必要な時間が得られる。

ＯＲゲート１２３は制御シーケンサ５７から「ＣＰＵ　
１オン」信号と、および「ＣＰＵ２オン」信号とを受信
し、　　ｌ’−ＣＰＵ１オン」信号または１’−ＣＰＵ
２オン」信号とが高レベルに４５ると常にカウンタ１２
２に対してオン信号を発生する。従って、カウンタ１２
２は、処理装［１１および１２がオンの間連続的にカフ
／卜する。カウンタ９６からの線９８の最大カウント信
号によって、カウンタ１２２ヘクリアリング入力が印加
される。

従ってガバナカウンタ１２２は、全Ｉ１０装置がポーリ
ングしたことを示す最大カウントをカウンタ９６が達成
すると常にクリアされる。カウンタ１２２からの最大カ
ウント出力は、ＡＮＤゲート　　・１２４を介してＡＮ
Ｄゲート６４および８４の反転入力に印加される。既に
述べたように、前記ＡＮＤゲート６４および８４ｉＣよ
って、夫々、ＣＰＵ　１　要求信号およびＣＰＵ　２要
求信号が制御シーケンサ３７に転送される。カウンタ１
２２がその最大カウントに達しなかった場合、　ＡＮＩ
Ｊゲート１２４の出力は低レベル釦な夕、それによって
ＡＮＤゲート６４ならびに８４をオンにし、そこを通る
ＣＰＵ　要求信号を転送する。しかしながら、ガバナカ
ウンタ１２２が最大カウントに達した場合、サイクル中
の処理装置書の作業に対して形成された最大時間制限が
達成されたこと建なる。

カウンタ１２２の最大カウントが達成され、「装置オン
」信号が高レベルになった場合、ＡＮＤグー）１２４は
ＡＮＤゲート６４ならびに８４をオフにし、制御ノーケ
ン＋）−５７に対する処理装置要求信号の転送を阻止す
る。従って、ガバナカウンタ１２２によって形成された
時間制限が達成されると、全Ｉ１０装置の完全なスキャ
ンが完了するまでそれ以後の処理装置のデータ　トラン
ザクションは阻止される。ＡＮＤゲー）１２４ｉ利用し
て進行中の処理装置のデータ　トランザクションは終了
させず、後続の処理装置のアクセスを遅延させるように
する。

従って、ガバナカウンタ１２２によって、処理装置１１
ならびに１２に対して累積的に利用されるＩ１０制御装
置ｔのデータアクセス時間の正味時間量が制限されみ。

処理装置のブールアクセスに対する許容時間量は、金工
１０装置要求信号の各々の完全なＩ１０制御装置スキャ
ンの開始４ｐよび終了間に制限されている。このことに
よって、チャンネルに利用される処理装置の数、処理装
置の短期Ｉ１０データ要求、または処理装置の故障状態
等に拘わらず全Ｉ１０装ｆｉＫ必要な鏝小データ転送速
度が保証される。ガバナカウンタ１２２によって形成さ
れた制限と超過しても故障とはみなされないが、その代
わり全Ｉ１０装置のデータアクセス要求スキャンが完了
するまでそれ以後の処理装置のＩ１０データアクセスは
延期される。前記スキャンが完了した後、最大カウント
に達した装置カウンタ９６によってガバナカウンタ１２
２が、クリア、またはリセットされ、Ｉ１０記憶装置３
０に対する処理装置のアクセスが次のスキャンで回復さ
れる。

ガバナカウンタ１２２の動作は、処理装置１１または１
２のいずれかがＣＰＵリミッタカウンタ７２および９２
によって夫々形成された制限より長い時間Ｉ１０制御装
置を占有した場合、処理装置ｊｆｆｉを故障したものと
みなし、Ｉ１０記憶装置ｔＳＯへのそれ以後のアクセス
は全てオフにする点で前記カウンタ７２および９２とは
異なっている。

第４図では、第２図のチャンネル動作に対する７０−チ
ャートが図示されている。プログラムは循環的に実行さ
れるが、開始ブロック１５０をその開始点とする。制御
シーケンサ３７の状態によって、第４図に図示の制御シ
ーケンスの流れが定められる。ブロック１３１に図示の
制御シーケンサ３７のある特定の状態において、ＲＯＭ
３ａは、「データ／指定」ビットを２進「０」に設定し
てラッチアセンブリ３９にラッチされるデータ語を発生
し、それＫよって「データ／指定」信号を指定モードに
する。上述の如く、「データ／指定」信号の指定モード
は、指定バッ：ツア１１１をオンにし、■１０装置の７
’　−タバツファｉ′１３′ｆｒ：オフにするのに利用
され、るが、その場合前記Ｉ１０装置の局所装置コー・
ドは装置カウンタ９６によって与えられる装置コードと
整合する。前記「データ／指定」信号の指定モードは、
−ｉ７’（ＡＮＤゲート４７もオフにすルア５Ｋ、前記
ＡＮＤゲート４７（侯、Ｉ　、１０記憶装孟６０を効果
的に書込モードにする。ブロック１５１によって表わさ
れた制御シーク／す３７のこの状、帽の間、書込ストロ
ーブ信号は発生されず、よってＩ１０記憶装ｆ５０はこ
の状態では影響を受けない。ブロック１５１に図示され
た状態の間ラッチアセンブリ５９にラッチされるＲ、Ｏ
Ｍ　５８によって発生されたデータ語には、次の状態に
対するＲＯＭ　ｓ　ｓのアドレスが含まれている。この
次の状態のアドレスは、バス４０によって几０Ｍ３Ｂの
アドレスボートに伝達されるが、前記凡０Ｍ３８は、そ
れだ応じて次の状、態に対するデータ詔全ラッチアセン
ブリ５９の入力に与、える。次のクロックパルスで、こ
の次の状態のデータ語はラッチアセンブリ３９にストロ
ーブされ、次の状態に対する制御信号と、およびその後
の状態に対するアドレス信号とを発生する。

ブロック１５１に図示の状態の次の状態は、ブロック１
５２に図示の「次の装置選択」状態である。この状態で
、ラッチアセンブリ３９にストローブされたデータ語は
「次の装置選択」ビットに設定された２進「１」を有す
ると共に、「データ／指定」ビットに設定された２進「
０」を有する。このデータは、「データ／指定」信号を
指定モードに保持すると共に、カウンタ９６を次の装置
コードへ進め、回路２０のようなインターフェイス隔絶
回路に印加されて、オンにされたインターフェイス隔絶
回路の指定カウンタを次のデータ項目へ進める。「次の
装置選択」信号は、上記の如く、同期化を行なうため関
連するＩ１０装置の入力ポート１０４にも印加される。

ブロック１３２に図示の状態に続いて、制御シーモノ丈
３７はブロック１５３に図示の状態に進むが、その場合
、ラッチアセンブリ３９からの「装置オン」ビットは２
進「１」であシ、「データ／指定」ビットは、この信号
を指定モードに保持する２進「０」であり、かつ「次の
装置選択」ビットは「０」に戻される。「装置オン」信
号によってＩ１０装置専用のＤＭＡデータ転送サイクル
部分が定められる。前記「装置オン」信号は回路２０の
ようなインターフェイス隔絶回路の全てに印加され、そ
れに対してオン信号を与える。前記Ｉ１０装置が装置カ
ウンタ９６の発生した装置コードと整合する局所装置コ
ードを有する場合、該Ｉ１０装置と結合する前記インタ
ーフェイス隔絶回路は、「装置オン」信号に対して上記
態様で応答し、線１０２上のデータ要求信号をポーリン
グされたＩ１０装置からＡＮＤゲート１０７を介して装
置要求線４４に転送する。全Ｉ１０装置が既にポーリン
グされている場合、または何らのＩ１０装置もデータ　
トランザクションを要求していない場合、何らのデータ
要求も装置要求線４４に転送されないウ ブロック１３３に図示の状態では、「装置オン」信号に
よって、選択されたＩ１０装置の指定バッファ１１１が
オンにされ、指定カフ／り１０８によって与えられた指
定コードがＩ１０パス３３Ｖｃ出力されるようになる。

選択された装置に対する装置コードは装置カウンタ９６
１１Ｃよってバス９７に印加される。指定コードおよび
装置コードは、もっばらＩ１０装置アドレスマツピング
ＲＯＭ　ｓ　ｓをアドレスし、選択されたＩ１０装置か
らの指定データ項目と関連するラッチ１１５にマツプア
ドレスを与える。前記ＲＯＭ　３５は、また、選択され
たＩ１０装置が入力装置か出力装置かにょシ読取／書込
制御信号をラッチ１１７に与え、更に、前記指定データ
項目が選択されたＩ１０装置に対する最終データ項目で
ある場合、ラッチ１１９に信号を印加する。ＲＯＭ　５
５からのこのデータは、ラッチ１１５，１１７および１
１９ヘストロープされるのに備えてそれらラッチの入力
に印加される。

ブロック１３３に図示の状態の次の状態は、ブロック１
３４に図示の「■１０装置要求決定」状態である。この
状態では、「データ／指定」ビットが指定モードのまま
で存続し、「装置オン」ヒツトは２進「１」状態のまま
にあり、かつマルチプレク？４１がそれによって装置要
求線４４を線４５に接続し、装置要求線４４の状態に従
い次の状態のアドレスを変更するようにする試験選択ビ
ットが設定される。装置カウンタ９６から構成される装
置コードによってポーリングされたＩ１０装置がデータ
要求信号を発生している場合、装置要求線４４は高レベ
ルとなシ、線４５の信号によって次の状態のアドレスが
ブロック１３５に図示のアドレスに変更されるようＫす
る。この状態で、「データ／指定」ビットは２進「１」
に設定され、データモードならびに「装置オン」ビット
が保持されていることを示す。データモードの「データ
／指定」信号は指定バッファ１１１をオフにし、選択さ
れたＩ１０装置のデータバッファ１１３ｔ−オンにし、
それによってＩ１０データバス３３が装置のデータボー
ト１０１に結合される。「データ／指定」信号が指定モ
ードからデータモードに切シ換わると、ラッチ１１５，
１１７および１１９に与えられたデータは、そこにクロ
ックされ、次いでオンにされたバッフ７１１６．１１８
および１２０によって、夫々、Ｉ１０記憶装置６０をア
ドレスし、その読取／４Ｆ込構成全制御し、かつデータ
項目が最終データ項目の場曾指定カウンタ１０８をクリ
アするよう印加される。

ブロック１５５に続く次の状態は、ブロック１３６によ
って表わされた「書込ストローブ」信号の発生である。

このブロック１３６の状態では、ラッチアセンブリ３９
からの「書込ストローブ」ビットは２進「１」Ｋ設定さ
れ、「データ／指定」信号はデータモードのままで存続
し、かつ「装置オン」信号はオンのままで存続する。従
って、選択されたＩ１０装置が入力装置の場合、それに
よって与えられるデータは、工１０アドレスバス５４の
アドレスによって選択されたＩ１０記憶装［３０の記憶
場所に書込まれる。Ｉ１０装置が出力装置の場合、工１
０アドレスバス３４のアドレスによってアクセスされる
Ｉ１０記憶装置３０の記憶場所のデータは、データバッ
ファ１１３を介してＩ１０装置に転送される。ブロック
１５６の状態では、ＣＰＵ　１　ｉたはＣＰＵ２のどぢ
らもオン状態にないため「Ｖ込保護解読論理回路」５０
が「書込ストローブ」信号に応答して「書込パルス」を
発生することが判る。「書込制岬」バス９５による禁止
は、■１０装置とのデータトランザクションには有効で
ない。

ブロック１５６に対する次の状態のアドレスは、ブロッ
ク１５１の状態のアドレスであり、その結果ポーリング
されたＩ１０装置がそのデータトランザクションを完了
した後プログラムループはブロック１５１に戻シ、次の
Ｉ１０装置をポーリングするようにする。ブロック１３
６の状態からブロック１５１の状態に入ると、「書込ス
トローブ」ビットはオフになり、「装置オン」ビットは
オンになる。ブロック１３１の状態において、「データ
／指定」ビットは、２進「０」によって指定される指定
モードに設定される。「データ／指定」信号がデータモ
ードから指定モードに切り換わる時の該「データ／指定
」信号の立下がシによって、ラッチ１１５，１１７およ
び１１９がクリアされる。

従って、ブロック１５１〜１３６によって形成されたル
ープを連続的に進むことによって、全Ｉ１０装置がＩ１
０記憶装置ｔ５０とのデータト、７／ザクジョンに対し
て逐次ポーリングされる。

ブロック１３４の状態で、装置要求線４４が低レベルに
あり、いずれのＩ１０装置からのデータ要求も全くない
ことを示している場合、線４５の信号によって、次のア
ドレスがブロック１３７に図示のＣＰＵ　１要求決定状
態のアドレスになるよう制御される。ブロック１３７の
状態では、「データ／指定」ビットは指定モードにあり
、「装置オン」ビットはオン状態にあシ、かつ「試験選
択」ビットはマルチプレクサ４１を制御して線４２の入
力を線４５の出力に接続し、ＣＰＵ１要求状態が次の状
態のアドレスを制御するようにする。マルチプレクサ４
１への線４２の入力によって何らのＣＰＵ　１要求もな
いことが表示された場合、次の状態はブロック１３８に
図示のｌ’−ＣＰＵ２−９求決定」状態となる。

ブロック１３８の状態は、「試験選択」ビットがマルチ
プレクサ４１ｆｔ制御して線４６のＣＰＵ２賛求信号ｆ
ｔ線４５に接続し、次のアドレスを制御するようにする
以外はブロック１５７の状態に類似している。Ｈ４５の
信号がＣＰＵ　２からの何らの要求も示していない場合
、次のアドレスはブロック１５１のアドレスとなり、Ｉ
１０装置、およびＣＰＵ１ならびにＣＰＵ　２の要求を
捜し続ける。リミッタ　カウンタ７２または９２のいず
れかが最大カウントに達した場合、関連するラッチ７４
または９４によって、それ以後の関連する処理装置から
のＣＰＵ要求はいずれも永続的に阻止される。このこと
が起きると、関連する決定ブロック１３７または１３８
は、該ブロックからの「ＮＯ」分岐を連続的に利用する
ことによってＣＰＵに対する処理を永続的にバイパスす
る。しかしながら、ガバナカウンタ１２２が最大カウン
トに達すると、ＣＰ［Ｊ　１およびＣＰＵ　２からの要
求はいずれも阻止され、ガバナカウンタ１２２がクリア
されるまでブロック１５７ならびに１３８からのＪＮＯ
Ｊ分岐がとられる。

制御シーケンｆ５７がブロック１３７の状態にあシ、カ
ッ処理値＠１１１７５ｉ＃６０にＣＰＵ　１　要求信号
を出力しておシ、かつこの信号がＡＮＤゲート６２なら
びに６４ｔ−介して線４２に伝搬されると、ブロック１
５９に図示の次の状態が入力される。この状態で、「装
置オン」ビットはターンオフされ、「データ／指定」信
号が指定モードに保持される。ブロック１４０に図示の
次の状態の間、　　「ＣＰＵ１オン」ビットは高レベル
に設定される。このことによって、既に述べたように、
バッファ６８．７Ｇ、　　ならびに７１がオンにされる
。ブロック１４０の状態に続く次の状態がブロック１４
１に図示されているが、このブロック１４１の状態では
、「データ／指定」ビットがデータモードに設定されて
いる。ブロック１４２に図示の次の状態では、制御シー
ク／す５７によって「書込ストローブ」信号が発生され
る。

従って、ブロック１５９〜１４２に図示の操作シーケン
スでは、　ＣＰＵ　ｔ　ｉ求がｇ識された場合、処理装
［１１は、工１０データバスおよびアドレスバス５５お
よび３４と「読取／書込」制御線４６とに結合され、そ
れＫよって処理装置１１は、工１０記憶装置３０のアド
レスされた記憶・、′所へデータを書込んだシ、または
該記憶場所からデータを受信したシする。前記「書込保
護解読論理」回路５０は、記憶装置５０内のアドレスさ
れた記憶場所が本発明の「書込保護」の点に関し上記の
如く書込制御指定バス９５に適切に従っている場合にの
み、「書込ストローブ」信号に応答して「書込パルス」
を発生する。

ブロック１４２に従って「書込ストローブ」信号を発生
した後、制御シーケンサ５７はブロック１４３に図示の
「ＣＰＵ１リリース」状態に入る。

ブロック１４５の状態では、ｒｃＰＵ１ＣＰＵ１リリー
スは２進「１」状ｍｒｔｃ設定され、「データ／指定」
ビットはデータモードに保持され、　「ＣＰＵ１オン」
信号は２進「１」状態に設定され、かつ「書込ストロー
ブ」ビットはターンオンされる。既に説明した如く、「
ＣＰＵ１リリース」信号は線６６を介して処理装置ｔ１
１に印加され、該処理装置１１がデータ　トランザクシ
ョンを完了し、線６０からのその要求信号を除去しなけ
ればならないことを知らせる。

ブロック１４３の状態に続く次の状態は、ブロック１４
４に図示のｌ’−ＣＰＵ　１　’ｌ求除去決定」状態で
ある。この状態では、「ＣＰＵ１オン」ビットが保持さ
れ、「データ／指定」ビットがデータ状態に保持され、
かつｒｃＰＵＩＩＪリース」ビットはターンオフされる
。ブロック１４４の状態の「試験選択」ビットはマルチ
プレクサ４１を制御して、線４２を線４５に接続し、そ
れによって「ＣＰＵ１要求」信号の状態により次の状態
のアドレスが決定される。ｒ−ＣＰＵ　１要求」信号が
線４２から除去されない場合、次のアドレスはブロック
１４４のアドレスになり、制御シーケンサ５７はこの状
態のままで存続する。ｌ’−ＣＰＵ１要求」信号が線４
２から除去されると、次のアドレスはブロック１４５に
図示の「ＣＰＵ１オン」入力のオフ状態のアドレスにな
る。

前記の如く、処理装［１１内のハードウェアまたはソフ
トウェアの故障またはエラーにより「ＣＰＵ　１　要求
」信号が除去されないようなことがあると、制御シーケ
ンサ３７は連続待ち状態にロックされたままとなシ、そ
れによってそれ以後のデータ　トランザクションが全て
妨げられることが判る。既に述べた如く、リミッタカウ
ンタ７２は、ＡＮＤゲート６２をオフにし、よって線４
２からｌ’−ＣＰＵＩ要求」信号を除去することにより
前記のことが起こらな込ようにする。

ブロック１４５の状態では、「ＣＰＵ１オン」ビットが
ターンオフされ、「データ／指定」ビットはデータモー
ドに保持される。ブロック１４５の状態に対する次の７
ドーレスによって、シーケンサ５７はブロック１５１の
状態に戻るよう制御される。

ブロック１３７の状態に関して述べたのと同じ態様で、
ブロック１３８の状態は一連のブロック１４９〜１５５
に進むが、前記一連のブロック１４９〜１５５は、処理
装置１２に対する信号ならびに操作シーケンスを夫々ブ
ロック１３９〜１４５ンζ関して述べたのと同じ、態様
で制御する。

前記のことから、第２図のＩ１０制御装置によって、処
理装［１１ならびに１２と、およびＩ１０装置とに対し
て故障ならびにエラーの境界が形成されることが判る。

Ｉ１０データは、「書込保護された」工１０記憶装［３
０ｉ介して処理装置１１および１２に対し別個に利用す
ることができる。一方の処理装置がもう一方の処理装置
によるデータへのアクセスを干渉することも、またもう
一方の処理装置のデータ処理能力に影響企及ぼすことも
ない。Ｉ１０制御装置によって、処理装置１１ならび［
１２と、および工１０装置とに対してデータアクセスの
隔絶が行なわれる。

上記の如く、処理装［１１および１２は、相互処理装置
監視機能と共に異種データ処理機能を利用して、一般的
な故障または設計エラーを検出することができる。本発
明のＩ１０制御装置によって、相互処理装置監視機能の
保全に必要な同じデータに対する各処理装置のための独
立し、隔絶された、しかも干渉されることのないアクセ
スが提供される。前記Ｉ１０　Ｉｌｌ　＃装置は、処理
装置１１ならびに１２と、およびＩ１０装置Ｋとに対し
て別個に、かつ独自に作動する。前記処理装置１１およ
び１２は、１１０制御装置によって制御されるバッファ
を介して該Ｉ１０制御装置と連絡している。リミッタ７
２および９２は、処理装置１１および１２によるＩ１０
記憶装［５０へのアクセス時間を制限し、処理装置に対
する最小アクセス遅延を保証すると共に、一方の処理装
置の故障がもう一方の処理＠置による前記Ｉ１０記憶装
置５０へのアクセスに影響を及ぼさないようにする。故
障した処理装置疋よる超過データ　トランザクション時
間は、カウンタ７２ならびに９２によって形成された時
間制限によって防止され、それによって故障した処理装
置が故障していない処理装置を干渉しないようにしてい
る。前記リミッタ７２および９２は、処理装置１１なら
びに１２に対して故障の隔絶全行なう。

更に、ガバナカウンタ１２２に関連して既に説明した上
記ガバナ技術によって、処理装［１１ならびに１２の作
業がＩ１０記憶装［３０へのｉ１０装置のアクセスを混
乱させないよう保証される。

上記の如く、先行技術による前記装置では、該装置のデ
ータアドレスおよび制御バスに渡シＩ１０装置が直接制
御している。前記Ｉ１０装置内の任意の、または一般的
な故障は前記バス部分を不規則な態様でオン、またはオ
フにすることがある。前記Ｉ１０装置の故障は、ま′ｆ
ｃ１装置の誤動作、例えば前記誤動作による中断等を生
ずることもある。よって、クリティカルなＩ１０装置に
よって与えられたデータが非クリティカルな装置によっ
て干渉されることがある。故障したＩ１０装置によって
装置全対の故障を生ずることもある。Ｉ１０装置の故障
は、装置それ自体か、またはそれと関連のあるＩ１０変
換電子回路かに存在しうる。本発明が考案される前は、
クリティカルなＩ１０装ｆｆ　Ｋ　要求される確率に対
して、バスおよび装置の動作を混乱させうる故ＩＩＩ！
？調べるため各Ｉ１０装置ならびに変換回路を分析する
必要があった。前記装置のバスと接続するクリティカル
お↓び非クリティカル部分の全てに対して詳細な分析が
要求された。

本発明によれば、各Ｉ１０装置と関連するインターフェ
イス隔絶回路によって境界が設けられ、前１ｅＩ１０装
置のいずれの任意の故障または設計上の欠陥もＤＭＡ制
御装置を混乱させたり、またはもう一方のＩ１０装置へ
影＃を及ぼしたりすることがないよう（てし７ている。

従って、非りリティカルＩ、１０装置が、それらの故障
モード、または設計上の欠陥に拘わらず、クリティカル
な動作に干渉しないようになっている。よって、飛行う
リテイカル部分に対して連邦航空法が要求するレベル１
（対し、飛行上クリティカル２．ｚＩ１０装ｆｕのみを
分析して、故障がないこと全確証すればよい。非りリテ
ィカル■１０装置の故障は、非クリティカルデータがＩ
１０装ａのｆ−２夕項目に対して確保されたＩ１０記憶
装置４５０の記憶ｂ）所九入力されるか、または該記憶
場所から読取られるかするため、単なるエラーとして済
まされる。前記データは、マツピングＲＯＭ　３５によ
ってＩ１０装置のデータ項目にアドレスが割り当てられ
ているため、正しいアドレスに書込まれるか、または正
しいアドレスから読取られるかする。従って、Ｉ１０装
置内の故障は、記憶装置５０内の故障した装置専用の記
憶場所内容にのみ影響を及ぼしうると共に、この記憶場
所には非クリティカルデータのみが含まれることになる
。更に、ＤＭＡ制御装置は装置カウンタ９６を介してＩ
１０装置をポーリングするので、該Ｉ１０装置を介して
行なわれる循環は、故障したＩ１０装置と関係なく継続
される。

インターフェイス隔絶回路にはそれと関連するＩ１０装
置に対する制御信号が全て含まれている。前記隔絶回路
〈よってデータ項目に対する指定信号が発信され、Ｉ１
０装置の局所装置コードと尻仏制御装置によって与えら
れた装置コードとの比較が行なわれる。前記Ｉ１０装置
は、データ転送の準備ができたことを隔絶回路に連絡し
、ＤＭＡ制御装置に対するデータ転送アクセスを要求す
る。Ｉ１０装置には、本発明による装置のデータアドレ
スに影Ｗを及はしうる、または該装置の全操作を混乱さ
せうるものは何もない。

装置全体を混乱させうる故障モードはいずれも、インタ
ーフェイス隔絶回路と排他的に関係している。

前記インターフェイス隔絶回路によって、Ｉ１０装置を
ＤＭＡ制御装置に結合する標準化インターフェイスプロ
トコルが実現される。中央Ｉ１０制御装置によるＩ１０
装置の制御および連絡は、全て前記インターフェイス隔
絶回路を介して行なわれる。従って、前記隔絶回路は、
必要なインターフェイス信号を全て発生することによっ
て、　Ｉ１０装置をＤＭＡ制御装置のバスにインターフ
ェイスさせるタスクを大幅に簡素化する。

本発明は、自動飛行制御装置に追加のＩ１０装置を付加
し、その新規に付加されたクリティカルな装置のみを重
要レベル九対して分析すればよいという点で分析手続を
簡素化するものである。

本発明が考案されるまでは、非クリティカルな付加装置
がクリティカルレベルに対して分析されていた。また、
クリティカルおよび非クリティカルＩ１０装置の併合が
容易に達成されなかった。

インターフェイス隔絶回路を含むＤＭＡ制御装置の設計
は、十分簡素化されており、従来の故障モードにより一
般の、およびランダム的な故障がないことを確証するた
め容易に前記制御装置￥ｉｔヲ分析できると共に、クリ
ティカルな機能に対して要求されるレベルの分析技術を
も提供するものである。前記インターフェイス隔絶回路
を含むＩ１０制御装置の複雑さが最小化され、それら特
定の故障特性に対して従来の分析を行なうことができる
。前記１！′ｌｌｌ４Ｊ装置ならびに隔絶回路によって
、予知しうる故障モードが示される。

制御装置ならびに隔絶回路の故障のみが装置全体の混乱
を生じうる。本発明によって、多数の処理装置と複数の
Ｉ１０装置とをインターフェイスさせることができる融
通性のあるデータ処理装置が提供される。

本発明はその好適な実施例で説明されてきたが、使用し
た用語は説明のための用語であって制限するものではな
く、その広い観点において本発明の真の範囲および精神
から逸脱せずに添付の特許請求の範囲内で変更が成され
うろことが判る。

【図面の簡単な説明】

第１図は、チャンネル内の二つの処理装置と、および複
数のＩ１０装置とを有する自動飛行制御装置のチャンネ
ルのブロック図でアシ、第２図は第１図のチャンネルの
詳細を示すブロック図であり、第３図は第２図−のＩ１
０記憶装置の記憶マツプ（地図）であシ、かつ第４図は
第２図のチャンネルのＩ１０制御シーケンスを示すフロ
ーチャートである。 図中、１０はチャンネル、１１および１２はディジタル
中央処理袋［（ＣＰＵ）、１３〜１６はＩ１０装置、１
７はＩ１０制御および記憶装置、１８および１９はバッ
ファおよびリミッタ、２０〜２３は隔絶回路、２４はバ
ス、３０はＩ１０記憶装置、５１お↓び５２はＡＮＤゲ
ート、３４はｌ１０７ドレスバス、５５および３８は読
取専用記憶装［（ＲＯＭ）、３７は制御シーク／す、５
９はランチアセンブリ、４１はマルチプレクチ、４７お
よび４８はＡＮＤゲート、５ｏは書込保護解読論理回路
、６Ｂ、　７０．７１および８８．９０゜９１はバッフ
ァ、７２および９２はカウンタ、７５および９５はＯＲ
，ゲート、７４および９４はラッチ、９６は装置カウン
タ、１ｏ５は比較器、１０Ｂは指定カウンタ、１１１は
指定バッファ、１１５はデータバッファ、ｔ１５．１１
７および１１９はラッチ、１１６．１１８および１２０
はバッファ、１２２はガバナカウンタ、を夫々示す。 ４１Ｆ出願人　　　スヘリー　コーボレイション図面の
浄書（内容に変更なし２ 図面の浄Ｌ′」（内容に変更なし） 図面の浄書（丙αに変更なＬ７ 図面の浄岱（内容に変更なし） ＦＩＧ、３゜ 図面のン了ト書（内容（こ変更なし２ ＦＩＧ、４゜ 手続補正書（方式） 昭和６１年（ｏテ月　２？日 ２）発明の名称 ３、補正をする者 事件との関係　　特許出願人 名称　　スベリ−コーポレイション ４、代理　人 住所　〒１００東京都千代田区丸の内２丁目４番１号丸
）内ビルヂング　７５２区 ５、　手続補正指令の日付発送日昭和６１年８月２６日
６、補正の対象 図面の孕書（内容に変更なし）警１・久・′？■（ンｔ
ず礼し丁・←レスク１１エ　内７恵１−でシュコミ噛１
盲ヰ；？ν＝７．７、補正の内容

Claims (20)

【特許請求の範囲】
1. （１）複数の異種データ処理チャンネルを有する自動飛
   行制御装置において、前記装置は一組の入力装置と、一
   組の出力装置と、第１のディジタル処理装置と、第２の
   ディジタル処理装置と、前記一組の入力装置、前記一組
   の出力装置、前記第４のディジタル処理装置、ならびに
   前記第２のディジタル処理装置を相互接続してその間に
   データ信号、アドレス信号ならびに制御信号を転送する
   データ制御装置と、前記第１のディジタル処理装置と関
   連する第１のリミッタ手段であつて、前記第１のディジ
   タル処理装置が第１の所定の時間間隔より長く前記デー
   タ制御装置に対するアクセスを持続している場合、常に
   前記データ制御装置に対する前記第１のディジタル処理
   装置のアクセスをオフにする前記第１のリミッタ手段と
   、および前記第２のディジタル処理装置と関連する第２
   のリミッタ手段であつて、前記第２のディジタル処理装
   置が第２の所定の時間間隔より長く前記データ制御装置
   に対するアクセスを持続している場合常に前記データ制
   御装置に対する前記第２のディジタル処理装置のアクセ
   スを、オフにする前記第２のリミッタ手段とによつて構
   成されていることを特徴とする上記複数の異種データ処
   理チャンネルを有する自動飛行制御装置。
2. （２）特許請求の範囲第１項記載のチャンネル装置にお
   いて、前記第１のディジタル処理装置は前記データ制御
   装置に対して該装置へのアクセスを要求する要求信号を
   発生し、前記データ制御装置は該装置への前記第１のデ
   ィジタル処理装置のアクセスをオンにするオン信号を前
   記第１のディジタル処理装置に対して発生し、かつ前記
   第１のリミッタ手段は前記オン信号によつてオンにされ
   、前記第１の所定の時間間隔のタイミングをとるカウン
   タ手段と、前記カウンタ手段に応答して前記カウンタ手
   段が前記第１の所定の時間間隔に達するとオフ信号を発
   生するラッチ手段と、および前記オフ信号ならびに前記
   要求信号に応答して前記ラッチ手段が前記オフ信号を発
   生すると常に前記要求信号の転送を阻止するゲート手段
   とによつて構成されていることを特徴とする上記複数の
   異種データ処理チャンネルを有する自動飛行制御装置。
3. （３）特許請求の範囲第１項記載の装置において、前記
   データ制御装置は反復データ通信サイクルで作動すると
   共にデータ通信サイクル中前記第１ならびに第２のディ
   ジタル処理装置が前記データ制御装置に対してアクセス
   した時間が第５の所定の時間間隔を超過した場合前記デ
   ータ制御装置に対する前記第１ならびに第２のディジタ
   ル処理装置のアクセスを前記入／出力装置が全て前記デ
   ータ制御装置に対してアクセスするまで禁止するガバナ
   手段を備えていることを特徴とする上記複数の異種デー
   タ処理チャンネルを有する自動飛行制御装置。
4. （４）特許請求の範囲第５項記載の装置において、前記
   第１および第２のディジタル処理装置は夫夫前記データ
   制御装置に対してそれに対するアクセスを要求する要求
   信号を発生し、前記データ制御装置は前記第１および第
   ２のディジタル処理装置に対してそのアクセスを夫々オ
   ンにするオン信号を発生し、かつ前記ガバナ手段は前記
   オン信号に応答して前記第１および第２のディジタル処
   理装置が前記データ制御装置へアクセスすると前記カウ
   ンタ手段をオンにするカウンタ手段と、および前記カウ
   ンタ手段および前記要求信号に応答して前記カウンタ手
   段が前記第３の所定の時間間隔に達すると前記要求信号
   を阻止するゲート手段とによつて構成されていることを
   特徴とする上記複数の異種データ処理チャンネルを有す
   る自動飛行制御装置。
5. （５）特許請求の範囲第４項記載の装置において、前記
   データ制御装置は、前記入力ならびに出力装置に夫々対
   応して装置コード信号のシーケンスを発生する装置カウ
   ンタであつて、該装置カウンタが前記装置コードの完全
   なシーケンスを介してカウントした場合前記ガバナカウ
   ンタに印加されて該ガバナカウンタをクリアする最大カ
   ウント信号を発生する前記装置カウンタを備えているこ
   とを特徴とする上記複数の異種データ処理チャンネルを
   有する自動飛行制御装置。
6. （６）特許請求の範囲第４項記載の装置において、前記
   ゲート手段は前記ガバナカウンタが前記第５の所定の時
   間間隔に達した時前記第１ならびに第２のディジタル処
   理装置のいずれかが前記データ制御装置へアクセスした
   場合前記第１ならびに第２のディジタル処理装置の前記
   データ制御装置に対するアクセスの前記禁止を延期する
   手段を備えていることを特徴とする上記複数の異種デー
   タ処理チャンネルを有する自動飛行制御装置。
7. （７）特許請求の範囲第１項記載の装置において、前記
   データ制御装置は前記一組の入力装置と、前記一組の出
   力装置と、前記第１のディジタル処理装置と、および前
   記第２のディジタル処理装置とを相互接続してその間に
   データ信号、アドレス信号、ならびに制御信号を伝搬す
   るバス手段と、および前記バス手段と結合し、該バス手
   段を介して前記第１のディジタル処理装置と、前記第２
   のディジタル処理装置と、前記一組の入力装置と、およ
   び前記一組の出力装置とからデータを受取り、かつそれ
   らにデータを与える記憶手段とを備えていると共に、前
   記記憶手段に対する直接記憶アクセス（ＤＭＡ）装置も
   備えていることを特徴とする上記複数の異種データ処理
   チャンネルを有する自動飛行制御装置。
8. （８）特許請求の範囲第７項記載の装置において、前記
   ＤＭＡ装置は前記入力ならびに出力装置に夫夫対応して
   装置コード信号のシーケンスを発生する装置カウンタと
   、および前記入力装置ならびに出力装置を前記バス手段
   に結合し、故障を有する前記入力装置または出力装置に
   割り当てられた前記記憶手段の記憶場所に間違つたデー
   タが入力される場合を除き前記入力装置または出力装置
   に生じた故障が前記チャンネルに伝搬しないようにする
   複数のインターフェイス隔絶回路とを備えていることを
   特徴とする上記複数の異種データ処理チャンネルを有す
   る自動飛行制御装置。
9. （９）特許請求の範囲第８項記載の装置において、前記
   入力ならびに出力装置の各々は前記装置を指定する局所
   装置コード信号をそれと関連するインターフェイス隔絶
   回路に印加し、かつ前記インターフェイス隔絶回路の各
   々は前記装置カウンタからの装置コード信号とそれに関
   連する入力または出力装置からの局所装置コード信号と
   に応答して前記装置コード信号の一つが前記局所装置コ
   ード信号と一致すると前記インターフェイス回路に対し
   てオン信号を発生する比較手段を備えていることを特徴
   とする上記複数の異種データ処理チャンネルを有する自
   動飛行制御装置。
10. （１０）特許請求の範囲第９項記載のチャンネル装置に
    おいて、前記各インターフェイス隔絶回路には前記イン
    ターフェイス隔絶回路と結合する入力装置または出力装
    置と関連のあるデータ項目に夫々対応して指定信号のシ
    ーケンスを発生する指定カウンタ手段と、および前記オ
    ン信号に応答してオンにされ、かつ前記指定信号に応答
    して、前記指定信号を前記バス手段に伝達する指定バッ
    ファ手段とが備え付けられているととを特徴とする上記
    複数の異種データ処理チャンネルを有する自動飛行制御
    装置。
11. （１１）特許請求の範囲第１０項記載の装置において、
    前記各インターフェイス隔絶回路には前記オン信号に応
    答してオンにされ、それと関連する入力または出力装置
    と前記バス手段との間にデータ信号を結合するデータバ
    ッファ手段が備え付けられていることを特徴とする上記
    複数の異種データ処理チャンネルを有する自動飛行制御
    装置。
12. （１２）特許請求の範囲第１０項記載の装置において、
    前記ＤＮＡ装置は前記装置コード信号と前記指定信号と
    に応答してそこに印加される前記装置コード信号ならび
    に指定信号に従いマップアドレス信号を発生し、前記記
    憶手段をアドレスして、前記指定信号および装置コード
    信号によつて指定された入力または出力装置からのデー
    タ項目に対して確保された前記記憶装置内の記憶場所に
    アクセスするアドレスマッピング手段を備えていること
    を特徴とする上記複数の異種データ処理チャンネルを有
    する自動飛行制御装置。
13. （１３）特許請求の範囲第１２項記載の装置において、
    前記バス手段は前記記憶手段と前記アドレスマッピング
    手段と、ならびに前記インターフェイス隔絶回路とを結
    合して前記記憶手段ならびに前記インターフェイス隔絶
    回路間にデータ信号を伝搬すると共に前記指定信号を前
    記アドレスマッピング手段に伝搬するデータバスと、お
    よび前記アドレスマッピング手段を前記記憶手段に結合
    して前記マップアドレス信号を前記記憶手段に伝搬する
    アドレスバスとによつて構成されていることを特徴とす
    る上記複数の異種データ処理チャンネルを有する自動飛
    行制御装置。
14. （１４）特許請求の範囲第７項記載の装置において、前
    記バス手段は前記第１ならびに第２のディジタル処理装
    置を前記記憶手段と結合するデータバスと、およびアド
    レスバスとによつて構成されていることを特徴とする上
    記複数の異種データ処理チャンネルを有する自動飛行制
    御装置。
15. （１５）特許請求の範囲第１４項記載の装置において、
    前記記憶手段は前記第１および第２のディジタル処理装
    置と夫々関連する第１および第２の記憶セクションによ
    つて構成されており、前記第１のディジタル処理装置の
    みが前記第１の記憶セクションに書込めると共に前記第
    ２のディジタル処理装置のみが前記第２の記憶セクショ
    ンに書込めることを特徴とする上記複数の異種データ処
    理チャンネルを有する自動飛行制御装置。
16. （１６）特許請求の範囲第１５項記載の装置において、
    前記ＤＭＡ装置は前記アドレスバスに結合されて前記第
    １および第２のディジタル処理装置から前記アドレスバ
    スに伝搬されるアドレス信号に従つて前記第１のディジ
    タル処理装置が前記第２の記憶セクションに書込まない
    よう、かつ前記第２のディジタル処理装置が前記第１の
    記憶セクションに書込まないようにする書込保護回路手
    段を備えていることを特徴とする上記複数の異種データ
    処理チャンネルを有する自動飛行制御装置。
17. （１７）特許請求の範囲第１６項記載の装置において、
    前記記憶手段は前記第１のディジタル処理装置も前記第
    ２のディジタル処理装置も書込むことのできない第３の
    記憶セクションを備えていることを特徴とする上記複数
    の異種データ処理チャンネルを有する自動飛行制御装置
    。
18. （１８）特許請求の範囲第１７項記載の装置において、
    前記ＤＭＡ装置は同じデータ項目を前記記憶手段の複数
    のセクションに書込むよう構成されていることを特徴と
    する上記複数の異種データ処理チャンネルを有する自動
    飛行制御装置。
19. （１９）特許請求の範囲第１４項記載の装置において、
    前記ＤＭＡ装置は前記第１および第２のディジタル処理
    装置夫々に対してオン信号を発生すると共に、前記第１
    ならびに第２のディジタル処理装置を前記データバスお
    よびアドレスバスに結合するバッファ手段を更に備えて
    おり、前記オン信号は前記バッファ手段に印加されて該
    バッファ手段をオンにすることを特徴とする上記複数の
    異種データ処理チャンネルを有する自動飛行制御装置。
20. （２０）特許請求の範囲第７項記載の装置において、前
    記ＤＭＡ装置は前記入力ならびに出力装置および前記第
    １ならびに第２のディジタル処理装置の各々に対して前
    記バス手段へのアクセスを逐次行なうシーケンサ手段を
    更に備えていることを特徴とする上記複数の異種データ
    処理チャンネルを有する自動飛行制御装置。