JPS6288424A - 負荷開閉装置 - Google Patents
負荷開閉装置Info
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- JPS6288424A JPS6288424A JP22932085A JP22932085A JPS6288424A JP S6288424 A JPS6288424 A JP S6288424A JP 22932085 A JP22932085 A JP 22932085A JP 22932085 A JP22932085 A JP 22932085A JP S6288424 A JPS6288424 A JP S6288424A
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- load
- input signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の分野］
この発明は、サイリスタ、トライアック、トランジスタ
のような半導体スイッチング素子で電源の投入としゃ断
を行ない、定常状態で有接点により負荷に通電する負荷
開閉装置に関するものである。
のような半導体スイッチング素子で電源の投入としゃ断
を行ない、定常状態で有接点により負荷に通電する負荷
開閉装置に関するものである。
［従来技術とその問題点］
従来、負荷開閉装置として、第４図に示すものが知られ
ている。図において、１は入力信号回路、２は負荷回路
である。入力信号回路１は１対の入力端子Ｉｔ、Ｉ２間
にリレーコイルＸが接続されて構成されている。
ている。図において、１は入力信号回路、２は負荷回路
である。入力信号回路１は１対の入力端子Ｉｔ、Ｉ２間
にリレーコイルＸが接続されて構成されている。
負荷回路２は電源端子ＰＩ、Ｐ２間に半導体スイッチン
グ素子Ｑ、たとえばトチイアツクの第１、第２電極と上
記リレーコイルＸのリレー接点ｘｂが並列接続されると
ともに、上記トライアックＱのトリガ端子と第１電極間
に他のリレー接点Ｘａが抵抗体Ｒ２１を介し接続されて
構成されている。
グ素子Ｑ、たとえばトチイアツクの第１、第２電極と上
記リレーコイルＸのリレー接点ｘｂが並列接続されると
ともに、上記トライアックＱのトリガ端子と第１電極間
に他のリレー接点Ｘａが抵抗体Ｒ２１を介し接続されて
構成されている。
上記リレー接点Ｘａは、たとえば可動接点と固定接点と
の接点間隔を他のリレー接点ｘｂのそれよりも小さく設
定することにより、ＯＮ動作が早くかつＯＦＦ動作が遅
くなるように構成されている。Ｅは交流電源、ＲＬは負
荷である。
の接点間隔を他のリレー接点ｘｂのそれよりも小さく設
定することにより、ＯＮ動作が早くかつＯＦＦ動作が遅
くなるように構成されている。Ｅは交流電源、ＲＬは負
荷である。
上記構成において、入力端子ＩＩ、Ｉ２間に入力信号が
印加されると、リレーコイルＸが励磁され、まずリレー
接点Ｘａが第５図に示すようにリレー接点ｘｂよりも早
く閉成されてトライアックＱがトリガされ、このトライ
アックＱが定常の通電状態となる所定の遅延時間Ｔｌ後
に他のリレー接点ｘｂが閉成されて、負荷ＲＬへの通電
はこのリレー接点ｘｂを通じて行なわれる。
印加されると、リレーコイルＸが励磁され、まずリレー
接点Ｘａが第５図に示すようにリレー接点ｘｂよりも早
く閉成されてトライアックＱがトリガされ、このトライ
アックＱが定常の通電状態となる所定の遅延時間Ｔｌ後
に他のリレー接点ｘｂが閉成されて、負荷ＲＬへの通電
はこのリレー接点ｘｂを通じて行なわれる。
つぎに、入力信号が断たれて、リレーコイルＸが消磁さ
れると、リレー接点Ｘａはリレー接点Ｘｂよりも遅く開
放され、リレー接点ｘｂが開放されてから所定の遅延時
間Ｔ２後にリレー接点Ｘａが開放されるから、負荷電流
のしゃ断はトライアックＱによって行なわれる。そして
、トチイアツクＱは電源電圧の零クロスにおいて消弧さ
れ、もって負荷ＲＬへの通電がしゃ断される。
れると、リレー接点Ｘａはリレー接点Ｘｂよりも遅く開
放され、リレー接点ｘｂが開放されてから所定の遅延時
間Ｔ２後にリレー接点Ｘａが開放されるから、負荷電流
のしゃ断はトライアックＱによって行なわれる。そして
、トチイアツクＱは電源電圧の零クロスにおいて消弧さ
れ、もって負荷ＲＬへの通電がしゃ断される。
このように、負荷電流の投入としゃ断とをトライアック
Ｑによって行なわれるから、負荷電流の投入としゃ断時
にリレー接点ｘｂにアークが発生せず、その接点寿命を
長くすることができるとともに、定常状態では上記リレ
ー接点ｘｂを通じて大電波が負荷ＲＬに流れ、トライア
ックＱには負荷電流が流れないから、トライアックＱの
発熱にもとづく焼損を防Ｉ卜することができる。
Ｑによって行なわれるから、負荷電流の投入としゃ断時
にリレー接点ｘｂにアークが発生せず、その接点寿命を
長くすることができるとともに、定常状態では上記リレ
ー接点ｘｂを通じて大電波が負荷ＲＬに流れ、トライア
ックＱには負荷電流が流れないから、トライアックＱの
発熱にもとづく焼損を防Ｉ卜することができる。
ところが、上記リレー接点Ｘａは、他のリレー接点ｘｂ
のそれよりもＯＮ動作が早く、ＯＦＦ動作が遅くなるよ
うに構成しなければならず、可動接点と固定接点との接
点間隔の調整がきわめて困難である。
のそれよりもＯＮ動作が早く、ＯＦＦ動作が遅くなるよ
うに構成しなければならず、可動接点と固定接点との接
点間隔の調整がきわめて困難である。
とくに、１つの入力信号回路１に対して複数の負荷回路
２を同時に開閉制御しようとする場合、１つのリレーコ
イルＸに組込まれる各リレー接点Ｘａおよびｘｂの設定
数が増大するばかりでなく、リレー接点Ｘａとリレー接
点ｘｂとのＯＮ。
２を同時に開閉制御しようとする場合、１つのリレーコ
イルＸに組込まれる各リレー接点Ｘａおよびｘｂの設定
数が増大するばかりでなく、リレー接点Ｘａとリレー接
点ｘｂとのＯＮ。
ＯＦＦ動作に時間差をもたせかつ通電容量差をもたせな
ければならないために、大形かつ複雑な構造となり、し
かも、リレーコイルＸと各リレー接点Ｘａおよびｘｂと
の相互間の電気絶縁をとることが困難である欠点がある
。
ければならないために、大形かつ複雑な構造となり、し
かも、リレーコイルＸと各リレー接点Ｘａおよびｘｂと
の相互間の電気絶縁をとることが困難である欠点がある
。
また、３つの負荷回路２を３相交流電源ＥのＲ，Ｓ、Ｔ
相に接続し、１つの電気モータからなる負荷ＲＬを駆動
制御する場合、各負荷回路２に組み込まれたリレー接点
Ｘａ間のＯＮ動作のバラツキにもとづく、トライアック
ＱのＯＮ動作のバラツキがそのまま、モータ負荷ＲＬの
振動につながる欠点を有する。
相に接続し、１つの電気モータからなる負荷ＲＬを駆動
制御する場合、各負荷回路２に組み込まれたリレー接点
Ｘａ間のＯＮ動作のバラツキにもとづく、トライアック
ＱのＯＮ動作のバラツキがそのまま、モータ負荷ＲＬの
振動につながる欠点を有する。
［発明の目的］
この発明は上記欠点を解消するためになされたもので、
リレー接点の接点間隔の調整を要することなく、即存の
有接点リレーを利用することができるとともに、ＯＮ
、ＯＦＦ動作のタイミング調整の容易な負荷開閉装置を
提供することを目的とする。
リレー接点の接点間隔の調整を要することなく、即存の
有接点リレーを利用することができるとともに、ＯＮ
、ＯＦＦ動作のタイミング調整の容易な負荷開閉装置を
提供することを目的とする。
［発明の構成と効果］
この発明による負荷開閉装置は、入力信号回路に、入力
信号の印加時から所定の遅延時間後にリレーコイルを励
磁するとともに入力信号のしゃ断時に上記リレーコイル
を消磁するＯＮＮデシ９回路と、入力信号のしゃ断時に
半導体スイッチング素子のトリガ用素子に通電するとと
もに入力信号のしゃ断時から所定の遅延時間後に上記ト
リガ用素子に対する通電をしゃ断するＯＦＦディレィ回
路とを接続したことに特徴を有する。
信号の印加時から所定の遅延時間後にリレーコイルを励
磁するとともに入力信号のしゃ断時に上記リレーコイル
を消磁するＯＮＮデシ９回路と、入力信号のしゃ断時に
半導体スイッチング素子のトリガ用素子に通電するとと
もに入力信号のしゃ断時から所定の遅延時間後に上記ト
リガ用素子に対する通電をしゃ断するＯＦＦディレィ回
路とを接続したことに特徴を有する。
上記構成によって、スイッチング素子とリレーコイルの
ＯＮ 、ＯＦＦ制御は、Ｎｏディレィ回路とＯＦＦディ
レィ回路とで達成され、リレー接点の接点間隔の調整を
要しないから、即存の有接点リレーを利用することがで
き、しかも、上記スイッチング素子とリレーコイルのＯ
Ｎ 、ＯＦＦのタイミング調整は、電子化されたＮＯデ
ィレィ回路とＯＦＦディレィ回路とで容易に達成するこ
とができる。
ＯＮ 、ＯＦＦ制御は、Ｎｏディレィ回路とＯＦＦディ
レィ回路とで達成され、リレー接点の接点間隔の調整を
要しないから、即存の有接点リレーを利用することがで
き、しかも、上記スイッチング素子とリレーコイルのＯ
Ｎ 、ＯＦＦのタイミング調整は、電子化されたＮＯデ
ィレィ回路とＯＦＦディレィ回路とで容易に達成するこ
とができる。
［実施例の説明］
以下、この発明の実施例を図面にしたがって説明する。
第１図はこの発明による負荷開閉装置の−例を示す回路
図で、第４図と同一部分には同一の番号が付されている
。
図で、第４図と同一部分には同一の番号が付されている
。
図において、１対の入力端子Ｉｔ、Ｉ２間にＯＮディレ
ィ回路１１とＯＦＦディレィ回路１２とが並列接続され
、上記ＯＮタデ４９回路１１はリレーコイルＸのＯＮ動
作のみを所定時間遅延させる電子回路である。ＴはＯＦ
Ｆディレィ回路１２によって駆動される発光素子で、」
−記ＯＦＦディレィ回路１２は上記発光素子ＴのＯＮ動
作のみを所定時間遅延させる電子回路である。また、負
荷回路２におけるトライアックＱのトリガ回路には、上
記発光素子Ｔからの光を受ける受光素子Ｊ、たとえばホ
トトチイアツクが介挿されている。
ィ回路１１とＯＦＦディレィ回路１２とが並列接続され
、上記ＯＮタデ４９回路１１はリレーコイルＸのＯＮ動
作のみを所定時間遅延させる電子回路である。ＴはＯＦ
Ｆディレィ回路１２によって駆動される発光素子で、」
−記ＯＦＦディレィ回路１２は上記発光素子ＴのＯＮ動
作のみを所定時間遅延させる電子回路である。また、負
荷回路２におけるトライアックＱのトリガ回路には、上
記発光素子Ｔからの光を受ける受光素子Ｊ、たとえばホ
トトチイアツクが介挿されている。
第２図は上記入力信号回路ｌの具体的な一例を示す回路
図で、図中、１１はＯＮタデ４９回路、１２はＯＦＦデ
ィディ１路、又はリレーコイル、Ｔは発光素子をそれぞ
れ示す。
図で、図中、１１はＯＮタデ４９回路、１２はＯＦＦデ
ィディ１路、又はリレーコイル、Ｔは発光素子をそれぞ
れ示す。
抵抗体Ｒ１とコンデンサＣＩの直列回路は、正、負の信
号ラインＬＬ、Ｌ２間に接続されて時定数回路を構成し
、この時定数回路の分圧点ａ１には、抵抗体Ｒ２を介し
てトランジスタＴＲＩのベースが接続されるとともに、
上記トランジスタＴＲＩのコレクタにはリレーコイルＸ
が接続され、さらに、上記トランジスタＴＲＩのエミッ
タにはバリスタからなる定電圧素子ＳとコンデンサＣ２
とが並列接続されている。上記リレーコイルＸには、ダ
イオードＤＩとツェナダイオードＺＤ１との直列回路が
並列接続され、この並列回路はリレーコイルＸの断電時
に発生する逆起電力にもとづく過電流でリレーコイルＸ
が焼損するのを防止するためのものである。
号ラインＬＬ、Ｌ２間に接続されて時定数回路を構成し
、この時定数回路の分圧点ａ１には、抵抗体Ｒ２を介し
てトランジスタＴＲＩのベースが接続されるとともに、
上記トランジスタＴＲＩのコレクタにはリレーコイルＸ
が接続され、さらに、上記トランジスタＴＲＩのエミッ
タにはバリスタからなる定電圧素子ＳとコンデンサＣ２
とが並列接続されている。上記リレーコイルＸには、ダ
イオードＤＩとツェナダイオードＺＤ１との直列回路が
並列接続され、この並列回路はリレーコイルＸの断電時
に発生する逆起電力にもとづく過電流でリレーコイルＸ
が焼損するのを防止するためのものである。
上記抵抗体Ｒ１とコンデンサＣ１からなる時定数回路に
は、抵抗体Ｒ３とＲ４の直列回路が接続され、その分圧
点ａ２には、逆方向のダイオードＤ２を介してトランジ
スタＴＲ３のベースが接続されるとともに、上記トラン
ジスタＴＲ３のエミッタはトランジスタＴＲＩのベース
に接続され、さらに、トランジスタＴＲ３のコレクタは
負の信号ラインＬ２に接続されている。
は、抵抗体Ｒ３とＲ４の直列回路が接続され、その分圧
点ａ２には、逆方向のダイオードＤ２を介してトランジ
スタＴＲ３のベースが接続されるとともに、上記トラン
ジスタＴＲ３のエミッタはトランジスタＴＲＩのベース
に接続され、さらに、トランジスタＴＲ３のコレクタは
負の信号ラインＬ２に接続されている。
上記構成によって、リレーコイルＸのＯＮディレィ回路
１１が構成されている。
１１が構成されている。
このＯＮディレィ回路１１の後段には、抵抗体Ｒ５とコ
ンデンサＣ３の直列回路が、正、負の信号ラインＬＬ、
Ｌ２間に接続されて充電回路を構成し、この直列回路に
ツェナダイオードＺＤ２が並列接続されて、上記正、負
の信号ラインＬ１、Ｌ２間を定電圧に保持している。
ンデンサＣ３の直列回路が、正、負の信号ラインＬＬ、
Ｌ２間に接続されて充電回路を構成し、この直列回路に
ツェナダイオードＺＤ２が並列接続されて、上記正、負
の信号ラインＬ１、Ｌ２間を定電圧に保持している。
上記ツェナダイオードＺＤ２には、抵抗体Ｒ６とコンデ
ンサＣ４の直列回路からなる時定数回路と、抵抗体Ｒ８
とＲ９からなる分圧回路が並列接続され、上記コンデン
サＣ４にはその両端電圧を定電圧に保持するためのツェ
ナダイオードＺＤ３と、放電用抵抗体Ｒ７とが並列接続
されている。
ンサＣ４の直列回路からなる時定数回路と、抵抗体Ｒ８
とＲ９からなる分圧回路が並列接続され、上記コンデン
サＣ４にはその両端電圧を定電圧に保持するためのツェ
ナダイオードＺＤ３と、放電用抵抗体Ｒ７とが並列接続
されている。
上記抵抗体Ｒ６とコンデンサＣ４の分圧点ａ３は、差動
アンプＯＦの正端子に、抵抗体Ｒ８とＲ９の分圧点ａ４
は、差動アンプＯＦの負端子にそれぞれ接続されている
。上記差動アンプＯＦの正、負端子間にはコンデンサＣ
５が、また、負端子と出力端子間には抵抗体ＲＩＯ，Ｒ
１１がそれぞれ接続されて、積分形差動アンプを構成し
ている。この差動アンプＯＰの出力端子にはトランジス
タＴＲ２のベースが、このトランジスタＴＲ２のコレク
タには発光素子Ｔがそれぞれ接続され、そのトランジス
タＴＲ２のエミッタは負の信号ラインＬ２に接続されて
いる。なお、Ｄ３．Ｄ４゜Ｄ５は逆流防止用のダイオー
ドである。
アンプＯＦの正端子に、抵抗体Ｒ８とＲ９の分圧点ａ４
は、差動アンプＯＦの負端子にそれぞれ接続されている
。上記差動アンプＯＦの正、負端子間にはコンデンサＣ
５が、また、負端子と出力端子間には抵抗体ＲＩＯ，Ｒ
１１がそれぞれ接続されて、積分形差動アンプを構成し
ている。この差動アンプＯＰの出力端子にはトランジス
タＴＲ２のベースが、このトランジスタＴＲ２のコレク
タには発光素子Ｔがそれぞれ接続され、そのトランジス
タＴＲ２のエミッタは負の信号ラインＬ２に接続されて
いる。なお、Ｄ３．Ｄ４゜Ｄ５は逆流防止用のダイオー
ドである。
上記構成において、いま、第２図における入力端子Ｉｔ
、Ｉ２間に入力信号が印加されると、ＯＦＦディレィ回
路１２における抵抗体Ｒ６とＲ７の分圧点ａ３の電位が
、抵抗体Ｒ８とＲ９の分圧点ａ４の電位よりも高くなる
ように設定されているから、差動アンプＯＦの出力はＨ
レベルとなり、トランジスタＴＲ２が瞬時に導通して発
光素子Ｔを発光させる。この発光素子Ｔからの光は、第
１図に示す受光素子Ｊで受光され、トチイアツクＱをト
リガして導通させる。
、Ｉ２間に入力信号が印加されると、ＯＦＦディレィ回
路１２における抵抗体Ｒ６とＲ７の分圧点ａ３の電位が
、抵抗体Ｒ８とＲ９の分圧点ａ４の電位よりも高くなる
ように設定されているから、差動アンプＯＦの出力はＨ
レベルとなり、トランジスタＴＲ２が瞬時に導通して発
光素子Ｔを発光させる。この発光素子Ｔからの光は、第
１図に示す受光素子Ｊで受光され、トチイアツクＱをト
リガして導通させる。
他方、入力信号が印加されたとき、ＯＮディレィ回路ｔ
ｉにおける抵抗体Ｒ３とＲ４の分圧点ａ２の電位が、時
定数回路を構成する抵抗体Ｒ１とコンデンサＣ１の分圧
点ａ１の電位よりも速く」二昇して、トランジスタＴＲ
３がトランジスタＴＲ１よりも先に導通する。このｌ・
ランジスタＴＲ３の導通で、トランジスタＴＲ１にはベ
ース■が流れず、非導通状態に保持され、リレーコイル
Ｘには通電されない。
ｉにおける抵抗体Ｒ３とＲ４の分圧点ａ２の電位が、時
定数回路を構成する抵抗体Ｒ１とコンデンサＣ１の分圧
点ａ１の電位よりも速く」二昇して、トランジスタＴＲ
３がトランジスタＴＲ１よりも先に導通する。このｌ・
ランジスタＴＲ３の導通で、トランジスタＴＲ１にはベ
ース■が流れず、非導通状態に保持され、リレーコイル
Ｘには通電されない。
これによって、入力信号の印加時、まず、負荷ＲＬへの
通電はこのトライアックＱを通じて行なわれる。
通電はこのトライアックＱを通じて行なわれる。
上記コンデンサＣＩが入力信号の印加から所定の時間後
に、所定の電位まで−１−＋Ａすると、ＯＮディレィ回
路１１における定電圧素子Ｓが導通して、トランジスタ
ＴＲＩが導通し、リレーコイルＸが駆動され、第１図に
示すリレー接点ｘｂを閉成する。これによって、負荷Ｒ
Ｌへの通電は、このリレー接点ｘｂを介して行なわれる
。
に、所定の電位まで−１−＋Ａすると、ＯＮディレィ回
路１１における定電圧素子Ｓが導通して、トランジスタ
ＴＲＩが導通し、リレーコイルＸが駆動され、第１図に
示すリレー接点ｘｂを閉成する。これによって、負荷Ｒ
Ｌへの通電は、このリレー接点ｘｂを介して行なわれる
。
つぎに、入力信号がしゃ断されると、ＯＮディレィ回路
１１におけるコンデンサＣＩの電荷は、抵抗体Ｒ２→ト
ランジスタＴＲ３のエミッタ→ベース→ダイオードＤ２
→抵抗体Ｒ４を波れてトランジスタＴＲ３を導通させ、
このトランジスタＴＲ３を介して瞬時に放電させる。こ
れによって、ｌ・ランジスタＴＲＩは入力信号がしゃ断
されたとき、瞬時に非導通となって、リレーコイルＸが
断電され、負荷電流はこのリレー接点ｘｂに流れない。
１１におけるコンデンサＣＩの電荷は、抵抗体Ｒ２→ト
ランジスタＴＲ３のエミッタ→ベース→ダイオードＤ２
→抵抗体Ｒ４を波れてトランジスタＴＲ３を導通させ、
このトランジスタＴＲ３を介して瞬時に放電させる。こ
れによって、ｌ・ランジスタＴＲＩは入力信号がしゃ断
されたとき、瞬時に非導通となって、リレーコイルＸが
断電され、負荷電流はこのリレー接点ｘｂに流れない。
ところが、ＯＦＦディレィ回路１２におけるコンデンサ
Ｃ４の電荷は抵抗体Ｒ７を通じて放電され、入力信号の
しゃ断から所定の時間、分圧点ａ３の電位が分圧点ａ４
の電位より高い状態に保持され、差動アンプＯＦの出力
を′”Ｈ”レベルに保持し、コンデンサＣ３からの電荷
の放電でトランジスタＴＲ２の導通を保持し、発光素子
Ｔの発光を持続させる。これによって、トライアックＱ
は導通状態が保持されて、負荷ＲＬへの通電はトライア
ックＱを介して行なわれる。
Ｃ４の電荷は抵抗体Ｒ７を通じて放電され、入力信号の
しゃ断から所定の時間、分圧点ａ３の電位が分圧点ａ４
の電位より高い状態に保持され、差動アンプＯＦの出力
を′”Ｈ”レベルに保持し、コンデンサＣ３からの電荷
の放電でトランジスタＴＲ２の導通を保持し、発光素子
Ｔの発光を持続させる。これによって、トライアックＱ
は導通状態が保持されて、負荷ＲＬへの通電はトライア
ックＱを介して行なわれる。
上記コンデンサＣ４の電荷の放電で、入力信号のしゃ断
から所定の時間後に、分圧点ａ３の電位が分圧点ａ４の
電位よりも下降すると、差動アンプＯＰの出力は”Ｌ
”レベルに反転するので、トランジスタＴＲ２が非導通
となり、発光素子Ｔへの通電がしゃ断され、第１図の受
光素子Ｊは消弧され、トライアックＱのトリガ電流がな
くなると、このトチイアツクＱは電源電圧の零クロスに
おいて消弧され、もって負荷Ｍへの通電がしゃ断される
。
から所定の時間後に、分圧点ａ３の電位が分圧点ａ４の
電位よりも下降すると、差動アンプＯＰの出力は”Ｌ
”レベルに反転するので、トランジスタＴＲ２が非導通
となり、発光素子Ｔへの通電がしゃ断され、第１図の受
光素子Ｊは消弧され、トライアックＱのトリガ電流がな
くなると、このトチイアツクＱは電源電圧の零クロスに
おいて消弧され、もって負荷Ｍへの通電がしゃ断される
。
このように、負荷電流の投入としゃ断とをトライアック
Ｑによって行なわれるから、負荷電流の投入としゃ断時
にリレー接点ｘｂにアークが発生せず、その接点寿命を
長くすることができるとともに、定常状態では上記リレ
ー接点ｘｂを通じて大電流が負荷ＲＬに流れ、トライア
ックＱには負荷電流が流れないから、トチイアツクＱの
発熱にもとづく焼損を防止することができる。
Ｑによって行なわれるから、負荷電流の投入としゃ断時
にリレー接点ｘｂにアークが発生せず、その接点寿命を
長くすることができるとともに、定常状態では上記リレ
ー接点ｘｂを通じて大電流が負荷ＲＬに流れ、トライア
ックＱには負荷電流が流れないから、トチイアツクＱの
発熱にもとづく焼損を防止することができる。
また、トライアックＱとリレーコイルＸのＯＮ 、ＯＦ
Ｆ制御は、Ｎｏディレィ回路ｌｌと、ＯＦＦディレィ回
路１２とで達成され、リレー接点ｘｂの接点間隔の調整
を要しないから、即存の有接点リレーを利用することが
でき、しかも、−１−記トティアツクＱとリレーコイル
のＯＮ 、ＯＦＦのタイミング調整は、電子化されたＮ
Ｏディレィ回路１１とＯＦＦディレィ回路１２とで容易
に達成することができる。
Ｆ制御は、Ｎｏディレィ回路ｌｌと、ＯＦＦディレィ回
路１２とで達成され、リレー接点ｘｂの接点間隔の調整
を要しないから、即存の有接点リレーを利用することが
でき、しかも、−１−記トティアツクＱとリレーコイル
のＯＮ 、ＯＦＦのタイミング調整は、電子化されたＮ
Ｏディレィ回路１１とＯＦＦディレィ回路１２とで容易
に達成することができる。
また、第３図に示すように、１つの入力信号回路ｌに複
数の負荷回路２を同時に開閉制御する場合でも、そのＯ
Ｎ、ＯＦＦ制御が容易である。
数の負荷回路２を同時に開閉制御する場合でも、そのＯ
Ｎ、ＯＦＦ制御が容易である。
なお、図中、Ｂはアブソーバ回路を構成するサージ吸収
用のバリスタで、このバリスタＢには抵抗体Ｒ１３とコ
ンデンサＣ１３の直列回路が並列接続されて、受光素子
Ｊのサージ吸収用の保護回路を構成している。Ｒ１３は
トライアックＱのトリガ端子の保護用抵抗体である。
用のバリスタで、このバリスタＢには抵抗体Ｒ１３とコ
ンデンサＣ１３の直列回路が並列接続されて、受光素子
Ｊのサージ吸収用の保護回路を構成している。Ｒ１３は
トライアックＱのトリガ端子の保護用抵抗体である。
さらに、第３図における、３つの負荷回路２の各電源端
子Ｐｉ、Ｐ２を３相交流電源ＥのＲ，Ｓ。
子Ｐｉ、Ｐ２を３相交流電源ＥのＲ，Ｓ。
Ｔ相に接続し、１つの電気モータからなる負荷ＲＬを駆
動制御する場合、各負荷回路２に組み込まれたリレー接
点ｘｂ間のＯＮ動作のバラツキをなくすことができるか
ら、トチイアツクＱのＯＮ動作のバラツキがなくなり、
モータ負荷ＲＬの振動を防止することができる。
動制御する場合、各負荷回路２に組み込まれたリレー接
点ｘｂ間のＯＮ動作のバラツキをなくすことができるか
ら、トチイアツクＱのＯＮ動作のバラツキがなくなり、
モータ負荷ＲＬの振動を防止することができる。
なお、−１−記実施例において、゛Ｖ、導体スイッチン
グ素子としてトライアックＱで負荷ＲＬに通断電する場
合について説明したけれども、この半導体スイッチング
素子Ｑはサイリスクやトランジスタなどの他の半導体ス
イッチング素子であってもよい。
グ素子としてトライアックＱで負荷ＲＬに通断電する場
合について説明したけれども、この半導体スイッチング
素子Ｑはサイリスクやトランジスタなどの他の半導体ス
イッチング素子であってもよい。
また、トライアックＱのトリガ用素子として、発光素子
と、受光素子からなるホトトライアックカブラを用いた
場合について説明したけれども、上記トライアックＱの
トリガ用素子は、ホールＩＣのように電磁気的に結合さ
れるものであってもよい。
と、受光素子からなるホトトライアックカブラを用いた
場合について説明したけれども、上記トライアックＱの
トリガ用素子は、ホールＩＣのように電磁気的に結合さ
れるものであってもよい。
第１図はこの発明による負荷開閉装置の一例を示す回路
図、第２図はこの発明による負荷開閉装置における入力
信号回路の回路図、第３図はこの発明による負荷開閉装
置の他の例を示す回路図、第４図は従来の負荷開閉装置
の一例を示す回路図、第５図は第４図の動作を説明する
ためのタイムチャートである。 １・・・入力信号回路、２・・・負荷回路、Ｉｔ、Ｉ２
・・・入力端子、Ｔ・・・トリガ用素子（発光素子）、
Ｐｌ 、Ｐ２・・・電源端子、Ｅ・・・電源、Ｍ・・・
負荷、Ｘ・・・リレーコイル、ｘｂ・・・通電用リレー
接点、Ｑ・・・半導体スイッチング素子、１１・・・Ｏ
Ｎディレィ回路、１２・・・ＯＦＦディディ１路。 第３図 第４回 第５回
図、第２図はこの発明による負荷開閉装置における入力
信号回路の回路図、第３図はこの発明による負荷開閉装
置の他の例を示す回路図、第４図は従来の負荷開閉装置
の一例を示す回路図、第５図は第４図の動作を説明する
ためのタイムチャートである。 １・・・入力信号回路、２・・・負荷回路、Ｉｔ、Ｉ２
・・・入力端子、Ｔ・・・トリガ用素子（発光素子）、
Ｐｌ 、Ｐ２・・・電源端子、Ｅ・・・電源、Ｍ・・・
負荷、Ｘ・・・リレーコイル、ｘｂ・・・通電用リレー
接点、Ｑ・・・半導体スイッチング素子、１１・・・Ｏ
Ｎディレィ回路、１２・・・ＯＦＦディディ１路。 第３図 第４回 第５回
Claims (1)
- （１）１対の入力端子間に入力信号の印加によつて励磁
されるリレーコイルとトリガ用素子とを介挿した入力信
号回路と、電源と負荷が接続される１対の電源端子間に
上記トリガ用素子からのトリガ信号を受けて導通する半
導体スイッチング素子と負荷電流の通電用リレー接点と
を並列接続した負荷回路とを具備してなる負荷開閉装置
において、上記入力信号回路に、入力信号の印加時から
所定の遅延時間後に上記リレーコイルを励磁するととも
に入力信号のしや断時に上記リレーコイルを消磁するＯ
Ｎディレィ回路と、入力信号のしや断時に上記トリガ用
素子に通電するとともに入力信号のしや断時から所定の
遅延時間後に上記トリガ用素子に対する通電をしや断す
るＯＦＦディレィ回路とを接続したことを特徴とする負
荷開閉装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22932085A JPS6288424A (ja) | 1985-10-14 | 1985-10-14 | 負荷開閉装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22932085A JPS6288424A (ja) | 1985-10-14 | 1985-10-14 | 負荷開閉装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288424A true JPS6288424A (ja) | 1987-04-22 |
Family
ID=16890292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22932085A Pending JPS6288424A (ja) | 1985-10-14 | 1985-10-14 | 負荷開閉装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288424A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410051U (ja) * | 1990-05-16 | 1992-01-28 | ||
| JP2008113526A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Appliances Inc | 保護機能付負荷駆動装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575434A (en) * | 1980-06-12 | 1982-01-12 | Matsushita Electric Works Ltd | Output hybrid type solid-state relay |
-
1985
- 1985-10-14 JP JP22932085A patent/JPS6288424A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575434A (en) * | 1980-06-12 | 1982-01-12 | Matsushita Electric Works Ltd | Output hybrid type solid-state relay |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410051U (ja) * | 1990-05-16 | 1992-01-28 | ||
| JP2008113526A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Appliances Inc | 保護機能付負荷駆動装置 |
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