JPS6292586A - ビデオスイツチング回路 - Google Patents
ビデオスイツチング回路Info
- Publication number
- JPS6292586A JPS6292586A JP60232023A JP23202385A JPS6292586A JP S6292586 A JPS6292586 A JP S6292586A JP 60232023 A JP60232023 A JP 60232023A JP 23202385 A JP23202385 A JP 23202385A JP S6292586 A JPS6292586 A JP S6292586A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- supplied
- switching circuit
- video
- controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Studio Circuits (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばデジタル・イメージ・プロセッシング
・システム（ＤＩＰＳ）に使用されるビデオスイッチン
グ回路に関する。
・システム（ＤＩＰＳ）に使用されるビデオスイッチン
グ回路に関する。
本発明はビデオスイッチング回路に関し、フレームメモ
リとＤ／Ａコンバータの間にデジタルスイッチング回路
を設け、このデータバス切換ｉ ＣＰＵで行うことによ
り、簡単な構成で良好なビデオ信号のスイッチングを行
えるようにするものである。
リとＤ／Ａコンバータの間にデジタルスイッチング回路
を設け、このデータバス切換ｉ ＣＰＵで行うことによ
り、簡単な構成で良好なビデオ信号のスイッチングを行
えるようにするものである。
テレビのニュース番組等において、番組の途中や画面の
一部にテロップ等の静止画像を挿入して番組を構成する
場合がある。その場合に従来は挿入する静止画像の設け
られたデートをフライングスポットスキャナ等の撮像装
置でビデオ信号に変換して、他のビデオ信号と切換えた
り、合成して送信用のビデオ信号を形成している。
一部にテロップ等の静止画像を挿入して番組を構成する
場合がある。その場合に従来は挿入する静止画像の設け
られたデートをフライングスポットスキャナ等の撮像装
置でビデオ信号に変換して、他のビデオ信号と切換えた
り、合成して送信用のビデオ信号を形成している。
しかしながらこの場合に、上述のフライングスポットス
キャナ等に設けられるデートはあらかじめ番組の進行等
に合せて所定の順番に重ねられており、例えば番組の途
中でその順番を入れ換えることは不可能である。またデ
ートが多枚数になつた場合にはその保管・管理も容易で
なくなる。
キャナ等に設けられるデートはあらかじめ番組の進行等
に合せて所定の順番に重ねられており、例えば番組の途
中でその順番を入れ換えることは不可能である。またデ
ートが多枚数になつた場合にはその保管・管理も容易で
なくなる。
これに対して、書換可能な光ディスク（ＤＲＡＷ）ｉ用
いて、あらかじめディスクに記録された静止画像を取り
出して上述の切換えや合成を行うことが考えられた。そ
の場合にＤＲＡＷからの信号の読出しは、いわゆるビデ
オ信号の速さで行うことはできず、このためビデオ信号
の再生にはフレームメモリを用いる必要がある。しかも
そのフレームメモリへの信号の読出しも、ビデオ信号の
切換えを支障なく行うための垂直ブランキング期間内で
は完了させることができない。
いて、あらかじめディスクに記録された静止画像を取り
出して上述の切換えや合成を行うことが考えられた。そ
の場合にＤＲＡＷからの信号の読出しは、いわゆるビデ
オ信号の速さで行うことはできず、このためビデオ信号
の再生にはフレームメモリを用いる必要がある。しかも
そのフレームメモリへの信号の読出しも、ビデオ信号の
切換えを支障なく行うための垂直ブランキング期間内で
は完了させることができない。
そこで第３図に示すようなデジタル・イメージ・グロセ
ッシング・システム（ＤＩＰＳ）（Ｚｏｏ）が提案され
た。図において、ＤＲＡＷ０℃からのビデオ信号がＣＰ
Ｕ （３２で制御されるパスライン（至）に供給され、
ＣＰＵ（３２の制御によって３個のフレームメモリ（３
４ｍ）（３４ｂ）（３４ｃ）の任意の１つに書込まれる
。そしてこれらのメモリ（３４ｍ）〜（３４（りから読
出された信号がそれぞれＤ／Ａ コ７バータ（３５ａ）
（３５ｂ）（３５ｅ）でアナログ信号に変換されて取り
出される。
ッシング・システム（ＤＩＰＳ）（Ｚｏｏ）が提案され
た。図において、ＤＲＡＷ０℃からのビデオ信号がＣＰ
Ｕ （３２で制御されるパスライン（至）に供給され、
ＣＰＵ（３２の制御によって３個のフレームメモリ（３
４ｍ）（３４ｂ）（３４ｃ）の任意の１つに書込まれる
。そしてこれらのメモリ（３４ｍ）〜（３４（りから読
出された信号がそれぞれＤ／Ａ コ７バータ（３５ａ）
（３５ｂ）（３５ｅ）でアナログ信号に変換されて取り
出される。
これによってＤＩＰＳ（ロ）からはＤＲＡＷ（３］）に
記録された順番に従って３つの静止画像を取り出すこと
ができる。そしてこれらの内の１つを再生信号として出
力すると共に、他の２つを作業用の信号としてこれらを
見ながら必要に応じて削除等の処理を行うことができる
。
記録された順番に従って３つの静止画像を取り出すこと
ができる。そしてこれらの内の１つを再生信号として出
力すると共に、他の２つを作業用の信号としてこれらを
見ながら必要に応じて削除等の処理を行うことができる
。
すなわちＤＩＰＳ ＠からの３つの出力信号が３人力３
出力のビデオスイッチング回路（２）に供給され、この
回路００で任意に振り分けられた信号がモニタ受像機（
３７Ａ）（３７Ｂ）（３７Ｃ）に供給される。また例え
ば受像機（３７Ａ）に供給される信号が出力端子囮に出
力される。
出力のビデオスイッチング回路（２）に供給され、この
回路００で任意に振り分けられた信号がモニタ受像機（
３７Ａ）（３７Ｂ）（３７Ｃ）に供給される。また例え
ば受像機（３７Ａ）に供給される信号が出力端子囮に出
力される。
これによって受像機（３７Ａ）及び出力端子（３：）に
接続される系統Ａを再生出力とし、他の受像機（３７Ｂ
）（３７Ｃ）に接続される系統Ｂ−Ｃ−ｉ作業用として
、これらの系統Ｂ−Ｃの静止画像が不要のときはそれぞ
れそのときに接続されているフレームメモリ（３４ｍ）
〜（３４ｃ）の内容ｉ ＤＲＯＷ （’１１）の任意
の信号で書換え、必要なものが取り出されたときに回路
（ハ）を制御してその信号が系統Ａに出力されるように
する。
接続される系統Ａを再生出力とし、他の受像機（３７Ｂ
）（３７Ｃ）に接続される系統Ｂ−Ｃ−ｉ作業用として
、これらの系統Ｂ−Ｃの静止画像が不要のときはそれぞ
れそのときに接続されているフレームメモリ（３４ｍ）
〜（３４ｃ）の内容ｉ ＤＲＯＷ （’１１）の任意
の信号で書換え、必要なものが取り出されたときに回路
（ハ）を制御してその信号が系統Ａに出力されるように
する。
このようにして番組の途中や画面の一部に挿入される静
止画像全任意に出力することができる。
止画像全任意に出力することができる。
そしてこの場合にＤＲＡＷｅ３］）とフレームメモリ（
３４ａ）〜（３４ｃ） ｆ用いていることにより、使用
者は出力中の映像以外に２つ先の映像まで見ることがで
き、さらにそれらが不要のときに容易に削除等を行うこ
とができる。ま几全ての静止画像をＤＲＡＷ（３ηのデ
ィスク１枚に収めることができるので、その保管・管理
も極めて容易である。
３４ａ）〜（３４ｃ） ｆ用いていることにより、使用
者は出力中の映像以外に２つ先の映像まで見ることがで
き、さらにそれらが不要のときに容易に削除等を行うこ
とができる。ま几全ての静止画像をＤＲＡＷ（３ηのデ
ィスク１枚に収めることができるので、その保管・管理
も極めて容易である。
ところがこの場合に、ビデオスイッチング回路＠ではア
ナログ信号を切換えるために、信号の劣化等を防ぐ目的
でビデオアンプ、ビデオエンハンサ等の構成が必要とな
り、さらにこれを３系統設けるために、この回路ＯＱだ
けの構成が極めて複雑になる。またこのような複雑な構
成を用いても信号の劣化は避けられなかった。
ナログ信号を切換えるために、信号の劣化等を防ぐ目的
でビデオアンプ、ビデオエンハンサ等の構成が必要とな
り、さらにこれを３系統設けるために、この回路ＯＱだ
けの構成が極めて複雑になる。またこのような複雑な構
成を用いても信号の劣化は避けられなかった。
従来の例えばＤＩＰＳ ｋ用いた場合に、後段にビデオ
スイッチング回路を設けると、この回路の構成が複雑で
あり、また信号（画質）の劣化が避けられない問題点が
あった。
スイッチング回路を設けると、この回路の構成が複雑で
あり、また信号（画質）の劣化が避けられない問題点が
あった。
本発明は、デジタル化されたビデオ信号の記憶される複
数個のフレームメモリ（６＆）〜（６ｃ）と、対応する
複数個のＤ／Ａコンバータ（ＩＯＡ）〜（ＩＯＣ）との
間にデジタルスイッチング回路（７）を設けて上記複数
個のフレームメモリの出力が任意の組合せで上記複数個
のＤ／Ａコンバータに順次接続されるようになすと共に
、上記デジタルスイッチング回路の上記フレームメモリ
とＤ／Ａコンバータ間のデータ／４ス切換ｔ−ＣＰＵ
（３）によって制御されるアドレスデコーダ（２４ａ）
〜（２４ｃ）にて行うようにしたことを特徴とするビデ
オスイッチング回路である。
数個のフレームメモリ（６＆）〜（６ｃ）と、対応する
複数個のＤ／Ａコンバータ（ＩＯＡ）〜（ＩＯＣ）との
間にデジタルスイッチング回路（７）を設けて上記複数
個のフレームメモリの出力が任意の組合せで上記複数個
のＤ／Ａコンバータに順次接続されるようになすと共に
、上記デジタルスイッチング回路の上記フレームメモリ
とＤ／Ａコンバータ間のデータ／４ス切換ｔ−ＣＰＵ
（３）によって制御されるアドレスデコーダ（２４ａ）
〜（２４ｃ）にて行うようにしたことを特徴とするビデ
オスイッチング回路である。
これによれば、デジタル信号で切換を行うので切換によ
る信号劣化のおそれが無く、スイッチング回路の構成を
簡単にできると共に、その切換をＣＰＵで制御すること
により操作を極めて容易にすることができる。
る信号劣化のおそれが無く、スイッチング回路の構成を
簡単にできると共に、その切換をＣＰＵで制御すること
により操作を極めて容易にすることができる。
第１図は全体の構成が示される。この図において、フラ
イングスポットスキャナ等の撮像装置（１）からのビデ
オ信号がφコンバータ（２）ヲ通じてＣＰＵ （３）で
制御されるパスライン（４）に供給され、このパスライ
ン（４）からＤＲＡＷ （５）に供給される。これによ
って所望の静止画像ｅ＋１次ＤＲＡＷ（５）に記録する
ことができる。
イングスポットスキャナ等の撮像装置（１）からのビデ
オ信号がφコンバータ（２）ヲ通じてＣＰＵ （３）で
制御されるパスライン（４）に供給され、このパスライ
ン（４）からＤＲＡＷ （５）に供給される。これによ
って所望の静止画像ｅ＋１次ＤＲＡＷ（５）に記録する
ことができる。
さらにＤＲＡＷ（５）から再生されるビデオ信号がパス
ライン（４）に供給され、ＣＰＵ （３）の制御によっ
て３個のフレームメモリ（６ｍ）（６ｂ）（６ｃ）の任
意の１つに書込まれる。そしてこのフレームメモリ（６
ｍ）〜（６ｃ）から読出された信号が、３人力３Ｉｌｌ
ｔ１力のデソタルスイッチング回路（７）に供給される
。
ライン（４）に供給され、ＣＰＵ （３）の制御によっ
て３個のフレームメモリ（６ｍ）（６ｂ）（６ｃ）の任
意の１つに書込まれる。そしてこのフレームメモリ（６
ｍ）〜（６ｃ）から読出された信号が、３人力３Ｉｌｌ
ｔ１力のデソタルスイッチング回路（７）に供給される
。
またキーデート（８）からの使用者の操作による信号が
パスライン（４）に供給され、これに従ってＣＰＵ（３
）の制御が行われる。さらにこの制御による信号がパス
ライン（４）から回路（７）の制御ポート（９）に供給
される。
パスライン（４）に供給され、これに従ってＣＰＵ（３
）の制御が行われる。さらにこの制御による信号がパス
ライン（４）から回路（７）の制御ポート（９）に供給
される。
そして回路（力にて任意に振り分けられた信号がそれぞ
れＤ／Ａコンバータ（ＩＯＡ）（ＩＯＢ）（ＩＯＣ）に
供給され、アナログ変換された信号がＤＩＰＳ（９）か
ら取り出される。
れＤ／Ａコンバータ（ＩＯＡ）（ＩＯＢ）（ＩＯＣ）に
供給され、アナログ変換された信号がＤＩＰＳ（９）か
ら取り出される。
これによってＤＩＰＳ（９）からは、ＤＲＡＷ（５）か
ら順次フレームメモリ（６ａ）〜（６Ｃ）に書込まれた
信号が、回路（７）でキーデート（８）及びＣＰＵ （
３）からの制御に従って振り分けられ、Ｄ／Ａコンバー
タ（ＩＯＡ）〜（ＩＯＣ）でアナログ変換されて取り出
される。
ら順次フレームメモリ（６ａ）〜（６Ｃ）に書込まれた
信号が、回路（７）でキーデート（８）及びＣＰＵ （
３）からの制御に従って振り分けられ、Ｄ／Ａコンバー
タ（ＩＯＡ）〜（ＩＯＣ）でアナログ変換されて取り出
される。
これらの信号がそれぞれモニタ受像機（ＩＩＡ）ＣＩＩ
Ｂ）（ｏｃ）に供給されると共に、例えば受像機（ＩＩ
Ａ）に供給される信号が出力端子（２）に出力される。
Ｂ）（ｏｃ）に供給されると共に、例えば受像機（ＩＩ
Ａ）に供給される信号が出力端子（２）に出力される。
従って使用者は、受像機（ＩＩＡ）で再生中の静止画像
を確認しながら、受像機（ＩＩＢ）（ＩＩＣ）で次に再
生される静止画像を見ることができ、これらが不要のと
きはＣＰＵ （３）にてＤＲＡＷ （５）及びそのとき
受像機（ＩＩＢ）（ＩＩＣ）に接続されているフレーム
メモリ（６ａ）〜（６ｅ）’に制御して所望の静止画像
を取り出すことができ、さらに必要なときにスイッチン
グ回路（７）を制御して所望の静止画像を受像機（ＩＩ
Ａ）及び出力端子（２）の系に切換えて出力することが
できる。
を確認しながら、受像機（ＩＩＢ）（ＩＩＣ）で次に再
生される静止画像を見ることができ、これらが不要のと
きはＣＰＵ （３）にてＤＲＡＷ （５）及びそのとき
受像機（ＩＩＢ）（ＩＩＣ）に接続されているフレーム
メモリ（６ａ）〜（６ｅ）’に制御して所望の静止画像
を取り出すことができ、さらに必要なときにスイッチン
グ回路（７）を制御して所望の静止画像を受像機（ＩＩ
Ａ）及び出力端子（２）の系に切換えて出力することが
できる。
そしてこの場合に、スイッチング回路（７）ではデジタ
ル信号で切換が行われているので、この切換による信号
劣化のおそれが無く、簡単な構成で切換を行うことがで
きる。
ル信号で切換が行われているので、この切換による信号
劣化のおそれが無く、簡単な構成で切換を行うことがで
きる。
すなわち第２図はそのためのスイッチング回路の具体的
な構成を示す。この図において、フレームメモＩＪ （
６ａ）〜（６ｃ）からはそれぞれ輝度信号Ｙ、色差信号
Ｒ−Ｙ、Ｂ−Ｙが例えば各８ビツトのデジタル信号で読
出される。この内の輝度信号Ｙがそれぞれ３個ずつのパ
スレシーバ（２１ａＡ）〜（２１ａＣ） 。
な構成を示す。この図において、フレームメモＩＪ （
６ａ）〜（６ｃ）からはそれぞれ輝度信号Ｙ、色差信号
Ｒ−Ｙ、Ｂ−Ｙが例えば各８ビツトのデジタル信号で読
出される。この内の輝度信号Ｙがそれぞれ３個ずつのパ
スレシーバ（２１ａＡ）〜（２１ａＣ） 。
（２１ｂＡ）〜（２１ｂＣ） 、 （２１ｃＡ）〜（２
１ｅＣ）に供給され、同様に色差信号Ｒ−Ｙが（２２ａ
Ａ） 〜（２２ｃＣ） 、色差信号Ｂ−Ｙが（２３ａＡ
）〜（２３ｃＣ）に供給される。そしてそれぞれ３個ず
つのパスレシーバ（２１ａＡ）〜（２１ｅＡ） 。
１ｅＣ）に供給され、同様に色差信号Ｒ−Ｙが（２２ａ
Ａ） 〜（２２ｃＣ） 、色差信号Ｂ−Ｙが（２３ａＡ
）〜（２３ｃＣ）に供給される。そしてそれぞれ３個ず
つのパスレシーバ（２１ａＡ）〜（２１ｅＡ） 。
（２１ａＢ）〜（２１ｃＢ） 、 （２１ａＣ） 〜（
２１ｃＣ）の出力がＶＡコンバータ（ＩＯＡ）〜（ＩＯ
Ｃ）の輝度信号Ｙの入力に供給され、同様に（２２ａＡ
）〜（２２ｃＣ）の出力が色差信号Ｒ−Ｙの入力、（２
３ａ人）〜（２３ａＣ）の出力が色差信号Ｂ−Ｙの入力
に供給される。
２１ｃＣ）の出力がＶＡコンバータ（ＩＯＡ）〜（ＩＯ
Ｃ）の輝度信号Ｙの入力に供給され、同様に（２２ａＡ
）〜（２２ｃＣ）の出力が色差信号Ｒ−Ｙの入力、（２
３ａ人）〜（２３ａＣ）の出力が色差信号Ｂ−Ｙの入力
に供給される。
さらにＣＰＵ （３）からの信号の供給される制御ポー
ト（９）からは例えば６ビツトの信号が出力され、これ
らが２ビツト（Ｘａ、Ｙａ）（Ｘｂ、Ｙｂ）（Ｘｃ、Ｙ
ｅ）ずつデコーダ（２４ａ）（２４ｂ）（２４ｅ）に供
給される。そしてこのデコーダ（２４ｍ）〜（２４ｃ）
でそれぞれ例えば、Ａ＝Ｘ −Ｙ Ｂ＝Ｘ−Ｙ Ｃ＝Ｘ−Ｙ のデコードが行われ、このデコード出力Ａ、Ｂ、Ｃがそ
れぞれデコーダのサフィックス（ａ、ｂ、ｅ ）と組合
せたサフィックスのパスレシーバ（２１ａＡ）〜（２３
ｃＣ）のイネーブル端子に供給される。
ト（９）からは例えば６ビツトの信号が出力され、これ
らが２ビツト（Ｘａ、Ｙａ）（Ｘｂ、Ｙｂ）（Ｘｃ、Ｙ
ｅ）ずつデコーダ（２４ａ）（２４ｂ）（２４ｅ）に供
給される。そしてこのデコーダ（２４ｍ）〜（２４ｃ）
でそれぞれ例えば、Ａ＝Ｘ −Ｙ Ｂ＝Ｘ−Ｙ Ｃ＝Ｘ−Ｙ のデコードが行われ、このデコード出力Ａ、Ｂ、Ｃがそ
れぞれデコーダのサフィックス（ａ、ｂ、ｅ ）と組合
せたサフィックスのパスレシーバ（２１ａＡ）〜（２３
ｃＣ）のイネーブル端子に供給される。
これによってＣＰＵ （３）はポート（９）に任意の信
号を出力するだけで信号の切換を行うことができ、ま次
必要に応じてポート（９）の内容を検出することでその
ときの信号の切換状況を知ることができる。
号を出力するだけで信号の切換を行うことができ、ま次
必要に応じてポート（９）の内容を検出することでその
ときの信号の切換状況を知ることができる。
従ってＣＰＵ （３）に設けられるソフトウェアで信号
の切換に関る処理の負担が軽減され、単一のＣＰＵでよ
り多くの機能を持たせることが可能となる。
の切換に関る処理の負担が軽減され、単一のＣＰＵでよ
り多くの機能を持たせることが可能となる。
本発明によれば、デジタル信号で切換を行うので切換に
よる信号劣化のおそれが無く、スイッチング回路の構成
を簡単にできると共に、その切換をＣＰＵで制御するこ
とにより操作を極めて容易にすることができるようにな
った。
よる信号劣化のおそれが無く、スイッチング回路の構成
を簡単にできると共に、その切換をＣＰＵで制御するこ
とにより操作を極めて容易にすることができるようにな
った。
第１図は本発明の一例の構成図、第２図は要部の具体回
路図、第３図は従来の技術の説明のための図である。 （３）はＣＰＵ 、 （５）はＤＲＡＷ、（６ａ） 〜
（６ｃ）はフレームメモリ、 （７）はデジタルスイッ
チング回路、（９）は制御ポート、（ＩＯＡ） 〜（Ｉ
ＯＣ）はＶＡコンバータ、 （２４ｍ）〜（２４ａ）は
デコーダ、（ロ）はデジタル・イメージ・グロセツシン
グ・システムでアル。 手続補正書 昭和６１年 ６月 ２３日 特許庁長官 宇 賀 道 部 殿１、事件の表示
１昭和６０年
特 許 願 第２３２０２３号２、発明の名称 ビデオスイッチング回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京部品用区北品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 住 所 東京都新宿区西新宿１丁目８番Ｉ号置 ０３−
３４３−５８２１ｆｌｔ５ （、新旧ビル）６、補正
により増加する発明の数 ７、補正の対象 明細書の発明の詳細な説明の欄
（１１明細書中、第３頁２行「書換可能なコを「書込可
能な」に訂正する。 （２）同、第４頁下から３行ｒｌ）ｌ？０１１ （３１
） ＪをｒＤＲ静（３１） Ｊに訂正する。 以上
路図、第３図は従来の技術の説明のための図である。 （３）はＣＰＵ 、 （５）はＤＲＡＷ、（６ａ） 〜
（６ｃ）はフレームメモリ、 （７）はデジタルスイッ
チング回路、（９）は制御ポート、（ＩＯＡ） 〜（Ｉ
ＯＣ）はＶＡコンバータ、 （２４ｍ）〜（２４ａ）は
デコーダ、（ロ）はデジタル・イメージ・グロセツシン
グ・システムでアル。 手続補正書 昭和６１年 ６月 ２３日 特許庁長官 宇 賀 道 部 殿１、事件の表示
１昭和６０年
特 許 願 第２３２０２３号２、発明の名称 ビデオスイッチング回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京部品用区北品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 住 所 東京都新宿区西新宿１丁目８番Ｉ号置 ０３−
３４３−５８２１ｆｌｔ５ （、新旧ビル）６、補正
により増加する発明の数 ７、補正の対象 明細書の発明の詳細な説明の欄
（１１明細書中、第３頁２行「書換可能なコを「書込可
能な」に訂正する。 （２）同、第４頁下から３行ｒｌ）ｌ？０１１ （３１
） ＪをｒＤＲ静（３１） Ｊに訂正する。 以上
Claims (1)
- 【特許請求の範囲】 デジタル化されたビデオ信号の記憶される複数個のフレ
ームメモリと、対応する複数個のＤ／Ａコンバータとの
間にデジタルスイッチング回路を設けて 上記複数個のフレームメモリの出力が任意の組合せで上
記複数個のＤ／Ａコンバータに順次接続されるようにな
すと共に、 上記デジタルスイッチング回路の上記フレームメモリと
Ｄ／Ａコンバータ間のデータパス切換をＣＰＵによって
制御されるアドレスデコーダにて行うようにしたことを
特徴とするビデオスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232023A JPS6292586A (ja) | 1985-10-17 | 1985-10-17 | ビデオスイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232023A JPS6292586A (ja) | 1985-10-17 | 1985-10-17 | ビデオスイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292586A true JPS6292586A (ja) | 1987-04-28 |
Family
ID=16932748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60232023A Pending JPS6292586A (ja) | 1985-10-17 | 1985-10-17 | ビデオスイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01174075A (ja) * | 1987-12-28 | 1989-07-10 | Stanley Electric Co Ltd | 画像処理システム |
-
1985
- 1985-10-17 JP JP60232023A patent/JPS6292586A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01174075A (ja) * | 1987-12-28 | 1989-07-10 | Stanley Electric Co Ltd | 画像処理システム |
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