JPS6293720A - サイリスタ・スイツチのスイツチング方法及び静止ｖａｒ発生器 - Google Patents
サイリスタ・スイツチのスイツチング方法及び静止ｖａｒ発生器Info
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- JPS6293720A JPS6293720A JP61246446A JP24644686A JPS6293720A JP S6293720 A JPS6293720 A JP S6293720A JP 61246446 A JP61246446 A JP 61246446A JP 24644686 A JP24644686 A JP 24644686A JP S6293720 A JPS6293720 A JP S6293720A
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- H02M5/25—Conversion of AC power input into AC power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into DC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- Y02E40/30—Reactive power compensation
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- Power Engineering (AREA)
- Control Of Electrical Variables (AREA)
- Supply And Distribution Of Alternating Current (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は静止ＶＡＲ発生器、特にサイリスタによってス
イッチングされるコンデンサを利用する静止ＶＡＲ発生
器に係る。
イッチングされるコンデンサを利用する静止ＶＡＲ発生
器に係る。
サイリスタによってスイッチングされるコンデンサを利
用する静止ＶＡＲ発土器は米国特許第４，２３４，８４
３号及び４，３０７，３３１号の明細書に記載されてい
る。この種の静止ＶＡＲにあっては、第１図に示すよう
にＡＣ回路中に複数の（ｒｌ）組のコンデンサ・バンク
が並列に組み込まれる。各コンデンサ・バンクはコンデ
ンサＣｎ、両方向性サイリスタ・スイッチＳ Ｗ ｎ及
びサージ電流制限インダクタＬｎを組合わせた直列回路
から成る。直列インダクタを含むコンデンサ・バンクは
、もしコンデンサが導通時コンデンサの定常ＡＣ電圧の
振幅に対応する固有電圧に充電されており、スイッチン
グが正確にＡＣ供給電圧のピークにおいて行われるなら
、過渡現象を伴うことなくＡＣ給電回路にスイッチする
ことができる。この理想的なスイッチング条件はコンデ
ンサ・バンクを、遮断された直後に（数サイクル内に）
、即ち、コンデンサの残留電荷が著しく変化する前に給
電回路にスイッチングした場合に初めて満たされる。理
想的なスイッチング条件下での遮断時には、コンデンサ
がＡＣ給電電圧のピークに充電されており、コンデンサ
の内部放電抵抗を介してこの値からゆっくりと放電し、
遂には完全に放電状態に達する。
用する静止ＶＡＲ発土器は米国特許第４，２３４，８４
３号及び４，３０７，３３１号の明細書に記載されてい
る。この種の静止ＶＡＲにあっては、第１図に示すよう
にＡＣ回路中に複数の（ｒｌ）組のコンデンサ・バンク
が並列に組み込まれる。各コンデンサ・バンクはコンデ
ンサＣｎ、両方向性サイリスタ・スイッチＳ Ｗ ｎ及
びサージ電流制限インダクタＬｎを組合わせた直列回路
から成る。直列インダクタを含むコンデンサ・バンクは
、もしコンデンサが導通時コンデンサの定常ＡＣ電圧の
振幅に対応する固有電圧に充電されており、スイッチン
グが正確にＡＣ供給電圧のピークにおいて行われるなら
、過渡現象を伴うことなくＡＣ給電回路にスイッチする
ことができる。この理想的なスイッチング条件はコンデ
ンサ・バンクを、遮断された直後に（数サイクル内に）
、即ち、コンデンサの残留電荷が著しく変化する前に給
電回路にスイッチングした場合に初めて満たされる。理
想的なスイッチング条件下での遮断時には、コンデンサ
がＡＣ給電電圧のピークに充電されており、コンデンサ
の内部放電抵抗を介してこの値からゆっくりと放電し、
遂には完全に放電状態に達する。
完全にまたは部分的に放電された状態でコンデンサが再
びＡＣ回路にスイッチされると、振動性過渡現象が起こ
る。コンデンサ電圧とＡＣ回路電圧とがほぼ等しくなる
瞬間、即ち、サイリスタ・スイッチ電圧がほぼＯの瞬間
にコンデンサ・スイッチングを開始することによってこ
の過渡現象を最小限に抑えることはできるが、完全にな
くなることはない。コンデンサ及びサージ電流制限イン
ダクタから成るＬＣ回路の品質係数（またはＱ係数）が
高ければ、非理想的スイッチング条件に起因する振動性
混乱は長時間にわたって持続する。サイリスタによって
スイッチされる高Ｑコンデンサ回路においてコンデンサ
が放電した状態でスイッチングが行われたためにコンデ
ンサ電圧Ｖｃに現われる振動性過渡現象を第２図に図示
した。電流Ｉ及びＡＣ回路電圧りの波形も示した。スイ
ッチング条件によフては大きい振幅を持つこともあるコ
ンデンサ電圧Ｖｃの長時間にわたる振動性混乱はその結
果として、回路電圧の著ｌノいひずみ、ＶＡＲ発生器の
制御上の問題、ＶＡＲ発土器及びＡＣ回路の電力成分に
おけるストレス増大を惹起することがある。これらの問
題を回避するため、サージ電流制限リアクタを常態にお
いて第３Ａ図に示すように減衰抵抗器Ｒで分路すること
により、サイリスタでスイッチされるコンデンサ回路の
Ｑ係数を低下させる。このようにすれば、電圧Ｖｃに現
われる振動性過渡現象はコンデンサ・バンク放電状態で
スイッチする上記例に関して第３Ｂ図に示すように比較
的速やかに減衰する。ところが、高い過渡電圧及び比較
的高いワット損を想定して減衰抵抗器Ｒの定格を決めな
ければならないから、コストの増大を招き、静止■ＡＲ
発生器の効率を著しく低下させる結果となる。従って、
減衰抵抗器を不要にできれば好都合である。本発明の目
的は減衰抵抗器を使用せず、従って、コストを軽減しか
つ静止ＶＡＲ発生器の効率を高めて過渡電圧減衰を達成
できる、サイリスタによってスイッチされるコンデンサ
のスイッチング方法を提供することにある。
びＡＣ回路にスイッチされると、振動性過渡現象が起こ
る。コンデンサ電圧とＡＣ回路電圧とがほぼ等しくなる
瞬間、即ち、サイリスタ・スイッチ電圧がほぼＯの瞬間
にコンデンサ・スイッチングを開始することによってこ
の過渡現象を最小限に抑えることはできるが、完全にな
くなることはない。コンデンサ及びサージ電流制限イン
ダクタから成るＬＣ回路の品質係数（またはＱ係数）が
高ければ、非理想的スイッチング条件に起因する振動性
混乱は長時間にわたって持続する。サイリスタによって
スイッチされる高Ｑコンデンサ回路においてコンデンサ
が放電した状態でスイッチングが行われたためにコンデ
ンサ電圧Ｖｃに現われる振動性過渡現象を第２図に図示
した。電流Ｉ及びＡＣ回路電圧りの波形も示した。スイ
ッチング条件によフては大きい振幅を持つこともあるコ
ンデンサ電圧Ｖｃの長時間にわたる振動性混乱はその結
果として、回路電圧の著ｌノいひずみ、ＶＡＲ発生器の
制御上の問題、ＶＡＲ発土器及びＡＣ回路の電力成分に
おけるストレス増大を惹起することがある。これらの問
題を回避するため、サージ電流制限リアクタを常態にお
いて第３Ａ図に示すように減衰抵抗器Ｒで分路すること
により、サイリスタでスイッチされるコンデンサ回路の
Ｑ係数を低下させる。このようにすれば、電圧Ｖｃに現
われる振動性過渡現象はコンデンサ・バンク放電状態で
スイッチする上記例に関して第３Ｂ図に示すように比較
的速やかに減衰する。ところが、高い過渡電圧及び比較
的高いワット損を想定して減衰抵抗器Ｒの定格を決めな
ければならないから、コストの増大を招き、静止■ＡＲ
発生器の効率を著しく低下させる結果となる。従って、
減衰抵抗器を不要にできれば好都合である。本発明の目
的は減衰抵抗器を使用せず、従って、コストを軽減しか
つ静止ＶＡＲ発生器の効率を高めて過渡電圧減衰を達成
できる、サイリスタによってスイッチされるコンデンサ
のスイッチング方法を提供することにある。
この目的を達成するため、本発明は、コンデンサ、ゲー
ト駆動される両方向サイリスタ・スイッチ及び限流リア
クタンスを直列に組合わせ、この直列回路に電流が流れ
ると印加電圧Ｖが直列回路に、電圧Ｖｃがコンデンサに
それぞれ現れるように構成したサイリスタ・スイッチ式
コンデンサ・バンクを含む、ＡＣ回路の無効電力を補正
する静止ＶＡＲ発生器を利用して、ＡＣ回路中でのコン
デンサのスイッチングに伴って発生する過渡振動を減衰
させるためのサイリスタ・スイッチのスイッチング方法
において、式ΔＶ−（Ｖ−Ｖｃ）によって現わされる電
圧差ΔＶの大ぎさ及び極性を検知し、印加電圧りのピー
ク前四分区間及びピーク後四分区間の出現を検出し、Δ
りの極性が印加電圧りの極性と反対となる印加電圧りの
ピーク前四分区間及び、ΔＶの極性が印加電圧りの極性
と一致する印加電圧りのピーク後四分区間においてそれ
ぞれサイリスタ・スイッチのゲート駆動電圧を除き、Δ
りの極性が印加電圧りの極性と一致する印加電圧りのピ
ーク前四分区間及びΔりの極性が印加電圧りの極性と反
対になる印加電圧りのピーク後四分区間中及び印加電圧
りの電圧ピーク出現時にそれぞれサイリスタ・スイッチ
にゲート駆動電圧を印加することを特徴とするサイリス
ク・スイッチのスイッチング方法を提案する。
ト駆動される両方向サイリスタ・スイッチ及び限流リア
クタンスを直列に組合わせ、この直列回路に電流が流れ
ると印加電圧Ｖが直列回路に、電圧Ｖｃがコンデンサに
それぞれ現れるように構成したサイリスタ・スイッチ式
コンデンサ・バンクを含む、ＡＣ回路の無効電力を補正
する静止ＶＡＲ発生器を利用して、ＡＣ回路中でのコン
デンサのスイッチングに伴って発生する過渡振動を減衰
させるためのサイリスタ・スイッチのスイッチング方法
において、式ΔＶ−（Ｖ−Ｖｃ）によって現わされる電
圧差ΔＶの大ぎさ及び極性を検知し、印加電圧りのピー
ク前四分区間及びピーク後四分区間の出現を検出し、Δ
りの極性が印加電圧りの極性と反対となる印加電圧りの
ピーク前四分区間及び、ΔＶの極性が印加電圧りの極性
と一致する印加電圧りのピーク後四分区間においてそれ
ぞれサイリスタ・スイッチのゲート駆動電圧を除き、Δ
りの極性が印加電圧りの極性と一致する印加電圧りのピ
ーク前四分区間及びΔりの極性が印加電圧りの極性と反
対になる印加電圧りのピーク後四分区間中及び印加電圧
りの電圧ピーク出現時にそれぞれサイリスタ・スイッチ
にゲート駆動電圧を印加することを特徴とするサイリス
ク・スイッチのスイッチング方法を提案する。
本発明はまた、好ましい実施態様として、コンデンサ、
ゲート駆動される両方向サイリスタ・スイッチ及び限流
リアクタンスを直列に組合わせ、この直列回路に電流が
流れると印加電圧■が直列回路に、電圧Ｖｃがコンデン
サにそれぞれ現われるように構成したサイリスタ・スイ
ッチ式コンデンサ・バンクを含み、ＡＣ回路の無効電力
を補正する静止ＶＡＲ発生器を利用して、ＡＣ回路中で
のコンデンサのスイッチングに伴って発生する過渡振動
を減衰させるためのサイリスタ・スイッチのスイッチン
グ方法において、式ΔＶ−（Ｖ−Ｖｃ）で表わされる電
圧差ΔＶの大きさ及び極性を検知し、印加電圧りのピー
ク前四分区間及びピーク後四分区間の出現を検出し、次
の状態のいずれか１つが発生している問に、即ち、Δり
の極性が印加電圧りの極性と反対になる印加電圧りのピ
ーク前四分区間、Δりの極性が印加電圧りの極性と一致
する印加電圧りのピーク後四分区間においてサイリスタ
・スイッチのゲート駆動電圧を除き、次の状態のいずれ
か１つが発生している問に、即ち、Δりの極性が印加電
圧りの極性と一致する印加電圧りのピーク前四分区間、
Δりの極性が印加電圧りの極性と反対になる印加電圧の
ピーク後四分区間及び印加電圧りの電圧ピーク出現時に
サイリスタ・スイッチにゲート駆動電圧を印加すること
を特徴とするサイリスタ・スイッチのスイッチング方法
を提案する。
ゲート駆動される両方向サイリスタ・スイッチ及び限流
リアクタンスを直列に組合わせ、この直列回路に電流が
流れると印加電圧■が直列回路に、電圧Ｖｃがコンデン
サにそれぞれ現われるように構成したサイリスタ・スイ
ッチ式コンデンサ・バンクを含み、ＡＣ回路の無効電力
を補正する静止ＶＡＲ発生器を利用して、ＡＣ回路中で
のコンデンサのスイッチングに伴って発生する過渡振動
を減衰させるためのサイリスタ・スイッチのスイッチン
グ方法において、式ΔＶ−（Ｖ−Ｖｃ）で表わされる電
圧差ΔＶの大きさ及び極性を検知し、印加電圧りのピー
ク前四分区間及びピーク後四分区間の出現を検出し、次
の状態のいずれか１つが発生している問に、即ち、Δり
の極性が印加電圧りの極性と反対になる印加電圧りのピ
ーク前四分区間、Δりの極性が印加電圧りの極性と一致
する印加電圧りのピーク後四分区間においてサイリスタ
・スイッチのゲート駆動電圧を除き、次の状態のいずれ
か１つが発生している問に、即ち、Δりの極性が印加電
圧りの極性と一致する印加電圧りのピーク前四分区間、
Δりの極性が印加電圧りの極性と反対になる印加電圧の
ピーク後四分区間及び印加電圧りの電圧ピーク出現時に
サイリスタ・スイッチにゲート駆動電圧を印加すること
を特徴とするサイリスタ・スイッチのスイッチング方法
を提案する。
上記５つの法則に従ってゲート駆動電圧を印加及び排除
することにより、減衰抵抗器を使用しなくてもコンデン
サのスイッチングに伴うＡＣ回路の振動を減衰させるこ
とができる。
することにより、減衰抵抗器を使用しなくてもコンデン
サのスイッチングに伴うＡＣ回路の振動を減衰させるこ
とができる。
以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
コンデンサ・バンクのスイッチングに伴う過渡電圧の減
衰は適当な電流Ｏ交差時点においてサイリスタ・スイッ
チを遮断し、この電流Ｏ交流時点に続く特定の時点で再
び導通ずることによって達成される。
衰は適当な電流Ｏ交差時点においてサイリスタ・スイッ
チを遮断し、この電流Ｏ交流時点に続く特定の時点で再
び導通ずることによって達成される。
後述する５つの法則によってコンデンサ・バンクのスイ
ッチングに伴って発生する過渡電圧を速やかに減衰させ
ることができる。最初の２つの法則はサイリスタ・スイ
ッチが遮断する条件、即ち、サイリスタからゲート駆動
電圧を排除する条件を規定している。この法則の１つは
印加されるＡＣ電圧のピーク前四分区間に適用され、他
の１つのはピーク後四分区間に適用される。ピーク前四
分区間は回路電圧０交差に始まり、次の回路電圧ピーク
に終わるピーク後四分区間は回路電圧ピークに始まり、
次の回路電圧ゼロ交差に終わる。
ッチングに伴って発生する過渡電圧を速やかに減衰させ
ることができる。最初の２つの法則はサイリスタ・スイ
ッチが遮断する条件、即ち、サイリスタからゲート駆動
電圧を排除する条件を規定している。この法則の１つは
印加されるＡＣ電圧のピーク前四分区間に適用され、他
の１つのはピーク後四分区間に適用される。ピーク前四
分区間は回路電圧０交差に始まり、次の回路電圧ピーク
に終わるピーク後四分区間は回路電圧ピークに始まり、
次の回路電圧ゼロ交差に終わる。
１、ピーク前四分区間におけるゲート駆動電圧排除の法
則 サイリスタでスイッチされるコンデンサ回路の印加ＡＣ
電圧■がピーク前四分区間にあり、印加ＡＣ電圧■とコ
ンデンサ電圧Ｖｃの差ΔＶの極性（即ち、インダクタ電
圧の極性）が印加ＡＣ電圧りの極性と逆ならば、サイリ
スタに対するゲート駆動を停止することにより、サイリ
スタ・スイッチを次の電流０交差において遮断する。
則 サイリスタでスイッチされるコンデンサ回路の印加ＡＣ
電圧■がピーク前四分区間にあり、印加ＡＣ電圧■とコ
ンデンサ電圧Ｖｃの差ΔＶの極性（即ち、インダクタ電
圧の極性）が印加ＡＣ電圧りの極性と逆ならば、サイリ
スタに対するゲート駆動を停止することにより、サイリ
スタ・スイッチを次の電流０交差において遮断する。
２、ピーク後四分区間におけるゲート駆動電圧排除の法
則 サイリスタでスイッチされるコンデンサ回路の印加ＡＣ
電圧■がピーク後四分区間にあり、印加ＡＣＥ圧■とコ
ンデンサ電圧Ｖｃの差Δりの極性（即ち、インダクタ電
圧の極性）が印加ＡＣ電圧りの極性と同じなら、サイリ
スタに対するゲート駆動を停止することにより、サイリ
スタ・スイッチを次の電流０交差において遮断する。
則 サイリスタでスイッチされるコンデンサ回路の印加ＡＣ
電圧■がピーク後四分区間にあり、印加ＡＣＥ圧■とコ
ンデンサ電圧Ｖｃの差Δりの極性（即ち、インダクタ電
圧の極性）が印加ＡＣ電圧りの極性と同じなら、サイリ
スタに対するゲート駆動を停止することにより、サイリ
スタ・スイッチを次の電流０交差において遮断する。
下記の３法則は減衰を達成するためサイリスタにゲート
駆動電圧を再印加してサイリスタを導通させねばならな
い時点を規定している。ピーク前及びピーク後四分区間
におけるゲート駆動電圧再印加の条件はこれらの四分区
間におけるゲート駆動電圧排除の条件とは逆である。
駆動電圧を再印加してサイリスタを導通させねばならな
い時点を規定している。ピーク前及びピーク後四分区間
におけるゲート駆動電圧再印加の条件はこれらの四分区
間におけるゲート駆動電圧排除の条件とは逆である。
３、ピーク前四分区間におけるゲート駆動電圧再印加の
法則 サイリスタでスイッチされるコンデンサ回路における印
加Ａ ’Ｃ電圧■がピーク前四分区間にあり、印加ＡＣ
電圧とコンデンサ電圧Ｖｃの差ΔＶの極性が印加ＡＣ電
圧りの極性と同じなら、ゲート駆動電圧を再印加してサ
イリスタ・スイッチを導通させる。
法則 サイリスタでスイッチされるコンデンサ回路における印
加Ａ ’Ｃ電圧■がピーク前四分区間にあり、印加ＡＣ
電圧とコンデンサ電圧Ｖｃの差ΔＶの極性が印加ＡＣ電
圧りの極性と同じなら、ゲート駆動電圧を再印加してサ
イリスタ・スイッチを導通させる。
４、ピーク後四分区間におけるゲート駆動電圧再印加の
法則 サイリスタでスイッチされるコンデンサ回路における印
加ＡＣ電圧■がピーク後四分区間にあり、印加ＡＣ電圧
■とコンデンサ電圧■ｃの差Δりの極性が印加ＡＣ電圧
りの極性と反対なら、ゲート駆動電圧を再印加してサイ
リスタ・スイッチを導通させる。
法則 サイリスタでスイッチされるコンデンサ回路における印
加ＡＣ電圧■がピーク後四分区間にあり、印加ＡＣ電圧
■とコンデンサ電圧■ｃの差Δりの極性が印加ＡＣ電圧
りの極性と反対なら、ゲート駆動電圧を再印加してサイ
リスタ・スイッチを導通させる。
５、ピークにおけるゲート駆動電圧再印加の法則
印加ＡＣ電圧りのピークにおいては必ずゲート駆動電圧
を印加する。
を印加する。
これらの法則の応用を、第４Ａ図、第４Ｂ図、第５Ａ図
、第５Ｂ図、第６Ａ図、第６Ｂ図、第７Ａ図及び第７Ｂ
図に示すコンデンサ・スイッチングの例に基づいて以下
に説明する。Ａ図は参考のため減衰されない第１図のコ
ンデンサ・バンク回路における印加電圧■、コンデンサ
電圧Ｖｃ及び電流Ｉの波形を示す。他方、Ｂ図には５法
則によって規定されたスイッチング方法で得られるサイ
リスタによりスイッチされるコンデンサ回路を流れるコ
ンデンサ電圧Ｖｃと、印加電圧■及び電流Ｉの波形を、
サイリスタ・スイッチを制御するゲート駆動信号ＧＤＳ
と共に示しである。ゲート駆動信号は値１または０の論
理信号として示してあり、１はゲート駆動電圧の印加、
０はゲート駆動電圧の排除を表わす。
、第５Ｂ図、第６Ａ図、第６Ｂ図、第７Ａ図及び第７Ｂ
図に示すコンデンサ・スイッチングの例に基づいて以下
に説明する。Ａ図は参考のため減衰されない第１図のコ
ンデンサ・バンク回路における印加電圧■、コンデンサ
電圧Ｖｃ及び電流Ｉの波形を示す。他方、Ｂ図には５法
則によって規定されたスイッチング方法で得られるサイ
リスタによりスイッチされるコンデンサ回路を流れるコ
ンデンサ電圧Ｖｃと、印加電圧■及び電流Ｉの波形を、
サイリスタ・スイッチを制御するゲート駆動信号ＧＤＳ
と共に示しである。ゲート駆動信号は値１または０の論
理信号として示してあり、１はゲート駆動電圧の印加、
０はゲート駆動電圧の排除を表わす。
円で囲んだ数字はゲート駆動信号の制御に適用すべき法
則の番号を示す。尚、この円は波形の第１サイクルに関
してだけ使用した。各図において、コンデンサ定格の単
位値で現わされるコンデンサの初充電はそれぞれ異なる
。第４Ａ図及び第４Ｂ図ではコンデンサが放電されてい
る。第５図及び５図ではコンデンサが０．５単位の電荷
を帯び、第６図では電荷が約０．９単位、第７Ａ図及び
第７Ｂ図では、１．０単位である。
則の番号を示す。尚、この円は波形の第１サイクルに関
してだけ使用した。各図において、コンデンサ定格の単
位値で現わされるコンデンサの初充電はそれぞれ異なる
。第４Ａ図及び第４Ｂ図ではコンデンサが放電されてい
る。第５図及び５図ではコンデンサが０．５単位の電荷
を帯び、第６図では電荷が約０．９単位、第７Ａ図及び
第７Ｂ図では、１．０単位である。
最初の例は第４Ａ図及び第４Ｂ図に示すようにＡＣ回路
への放電コンデンサ・バンクの再スイッチングである。
への放電コンデンサ・バンクの再スイッチングである。
この例に対応する電圧及び電流波形を非減衰回路に関し
ては第２図に、サージ電流制限インダクタに接続した抵
抗器による従来の減衰回路に関連しては第３Ｂ図に示し
た。
ては第２図に、サージ電流制限インダクタに接続した抵
抗器による従来の減衰回路に関連しては第３Ｂ図に示し
た。
第４Ｂ図では、（すでに述べたように、発生するスイッ
チング過渡現象を極力軽減するために放電コンデンサを
スイッチングする適正な時点である）０スイツチ電圧に
おいて初期スイッチングが行われる。これを点０に示し
た。点０と１の間のインターバルでは印加ＡＣ電圧Ｖと
コンデンサＶｃの差ΔＶは正、即ち、Ａ Ｖ−Ｖ−Ｖｃ
＞ ０ テあり、印加ＡＣ電圧■はピーク前四分区間に
あって正である。従って、ピーク前四分区間法則３に従
ってゲート駆動信号ＧＤＳを印加する。点１と２の間の
インターバルでは、ΔＶは負、即ち、 ΔＶ−Ｖ−Ｖｃ＜ ０となるが、印加電圧Ｖは正のまま
、即ち、■〉０である。従って、ピーク前四分区間法則
１に従フて、ゲート駆動信号を排除する。このインター
バルの最初の電流Ｏにおいてサイリスタ・スイッチは導
通を停止する。印加ＡＣ電圧のピーク、即ち、点２にお
いて、法則５に従ってゲート駆動信号が印加される。点
２と３の間のインターバルでは印加電圧Ｖは正、■〉０
であるが、ΔＶは負、ΔＶ−Ｖ−Ｖｃ＜ Ｏである。ピ
ーク後四分区間法則４に従い、ゲート駆動信号が印加さ
れる。点３において、ΔＶは正、 ｂ、 Ｖ−Ｖ−Ｖｅ＞ ０ 、印加電圧Ｖは正、Ｖ＞Ｏ
である。しかし、電流はこのインターバルでは０交差し
ないから、サイリスタ・スイッチは導通状態のままであ
る。点４において、ΔＶは負、ΔＶ−Ｖ−Ｖｃ＜ ０と
なり、印加電圧Ｖは正、■〉０である。ピーク後四分区
間法則４に従い、ゲート駆動信号が再印加される。点５
において、印加電圧Ｖは再びピーク前四分区間に入って
おり、ΔＶは正、ΔＶ＝Ｖ−Ｖｅ＞ ０となり、印加電
圧Ｖは負、ｖく０である。ピーク前四分区間法則１に従
い、ゲート駆動信号が停止される。点６においてΔＶは
負、 ΔＶ−Ｖ−Ｖｃ＜ ０となり印加電圧Ｖは負、Ｖ＜Ｏで
ある。ピーク前四分区間法則３に従い、ゲート駆動信号
が再印加される。点７において、ΔＶは正、Ａ Ｖ−Ｖ
−Ｖｃ＞ ０となり、印加電圧Ｖは多くは負、ｖ〈０で
ある。ピーク前四分区間法則１に従い、ゲート駆動信号
が停止される。点８において、印加電圧りの負ピークが
現われ、法則５に従い、ゲート駆動信号が再印加される
。点８と９の間のインターバルにおいてΔＶが正、ΔＶ
−Ｖ−Ｖｃ＞ Ｏとなり、印加電圧■は負、ｖく０であ
る。ピーク後四分区間法則２に従い、ゲート駆動信号が
停止される。点１０において、ΔＶは正、 ΔＶ−Ｖ−Ｖｃ＞ ０となり印加電圧は負ｖく０である
。ピーク後四分区間法則４に従い、ゲート駆動信号が再
印加される。点１０と１１の間で印加電圧Ｖに電圧Ｏが
現われる。０交差点を過ぎるとＶｅは■よりも低いから
、ピーク前四分区間法則３に従い、ゲート駆動信号は引
き続き印加される。点１１において、ΔＶの極性は印加
電圧Ｖと逆である。法則１に従ってゲート駆動信号が停
止される。第４Ｂ図に示す印加ＡＣ電圧りの残りの四分
区間においても、サイリスタ・スイッチの制御に５法則
が同様に適用される。
チング過渡現象を極力軽減するために放電コンデンサを
スイッチングする適正な時点である）０スイツチ電圧に
おいて初期スイッチングが行われる。これを点０に示し
た。点０と１の間のインターバルでは印加ＡＣ電圧Ｖと
コンデンサＶｃの差ΔＶは正、即ち、Ａ Ｖ−Ｖ−Ｖｃ
＞ ０ テあり、印加ＡＣ電圧■はピーク前四分区間に
あって正である。従って、ピーク前四分区間法則３に従
ってゲート駆動信号ＧＤＳを印加する。点１と２の間の
インターバルでは、ΔＶは負、即ち、 ΔＶ−Ｖ−Ｖｃ＜ ０となるが、印加電圧Ｖは正のまま
、即ち、■〉０である。従って、ピーク前四分区間法則
１に従フて、ゲート駆動信号を排除する。このインター
バルの最初の電流Ｏにおいてサイリスタ・スイッチは導
通を停止する。印加ＡＣ電圧のピーク、即ち、点２にお
いて、法則５に従ってゲート駆動信号が印加される。点
２と３の間のインターバルでは印加電圧Ｖは正、■〉０
であるが、ΔＶは負、ΔＶ−Ｖ−Ｖｃ＜ Ｏである。ピ
ーク後四分区間法則４に従い、ゲート駆動信号が印加さ
れる。点３において、ΔＶは正、 ｂ、 Ｖ−Ｖ−Ｖｅ＞ ０ 、印加電圧Ｖは正、Ｖ＞Ｏ
である。しかし、電流はこのインターバルでは０交差し
ないから、サイリスタ・スイッチは導通状態のままであ
る。点４において、ΔＶは負、ΔＶ−Ｖ−Ｖｃ＜ ０と
なり、印加電圧Ｖは正、■〉０である。ピーク後四分区
間法則４に従い、ゲート駆動信号が再印加される。点５
において、印加電圧Ｖは再びピーク前四分区間に入って
おり、ΔＶは正、ΔＶ＝Ｖ−Ｖｅ＞ ０となり、印加電
圧Ｖは負、ｖく０である。ピーク前四分区間法則１に従
い、ゲート駆動信号が停止される。点６においてΔＶは
負、 ΔＶ−Ｖ−Ｖｃ＜ ０となり印加電圧Ｖは負、Ｖ＜Ｏで
ある。ピーク前四分区間法則３に従い、ゲート駆動信号
が再印加される。点７において、ΔＶは正、Ａ Ｖ−Ｖ
−Ｖｃ＞ ０となり、印加電圧Ｖは多くは負、ｖ〈０で
ある。ピーク前四分区間法則１に従い、ゲート駆動信号
が停止される。点８において、印加電圧りの負ピークが
現われ、法則５に従い、ゲート駆動信号が再印加される
。点８と９の間のインターバルにおいてΔＶが正、ΔＶ
−Ｖ−Ｖｃ＞ Ｏとなり、印加電圧■は負、ｖく０であ
る。ピーク後四分区間法則２に従い、ゲート駆動信号が
停止される。点１０において、ΔＶは正、 ΔＶ−Ｖ−Ｖｃ＞ ０となり印加電圧は負ｖく０である
。ピーク後四分区間法則４に従い、ゲート駆動信号が再
印加される。点１０と１１の間で印加電圧Ｖに電圧Ｏが
現われる。０交差点を過ぎるとＶｅは■よりも低いから
、ピーク前四分区間法則３に従い、ゲート駆動信号は引
き続き印加される。点１１において、ΔＶの極性は印加
電圧Ｖと逆である。法則１に従ってゲート駆動信号が停
止される。第４Ｂ図に示す印加ＡＣ電圧りの残りの四分
区間においても、サイリスタ・スイッチの制御に５法則
が同様に適用される。
以下余白
第４Ｂ図の波形を第４Ａ図の波形と比較すれば明らかな
ように、本発明のスイッチング方法を利用すれば減衰抵
抗器を利用しなくても極めて有効な回路減衰が達成され
る。第４Ｂ図の波形を第３Ｂ図の波形と比較すると、本
発明のスイッチング方法で得られる有効な減衰は回路の
Ｑ係数を約１０に低下させた抵抗器で得られる減衰と同
様であることがわかる。
ように、本発明のスイッチング方法を利用すれば減衰抵
抗器を利用しなくても極めて有効な回路減衰が達成され
る。第４Ｂ図の波形を第３Ｂ図の波形と比較すると、本
発明のスイッチング方法で得られる有効な減衰は回路の
Ｑ係数を約１０に低下させた抵抗器で得られる減衰と同
様であることがわかる。
第５Ｂ図、第６Ｂ図及び第７Ｂ図はコンデンサ・バンク
がそれぞれ異なる電圧レベルに充電され、従って、スイ
ッチ電圧がＯの時に行なわれる初期スイッチングの時点
がそれぞれ異なる場合に適用された本発明スイッチング
方法を図示したものである。サイリスタ・スイッチの制
御に５法則を同様に適用することにより、各Ｂ図に示す
ゲート駆動信号ＧＤＳを発生させることができる。これ
らの図から明らかなように、本発明のスイッチング方法
はいずれの場合にも有効な減衰を達成する。第４〜７図
の各Ｂ図から理解されるように、本発明のスイッチング
方法を利用しなければ、電流波形にもコンデンサ電圧波
形にも振動が現われる。
がそれぞれ異なる電圧レベルに充電され、従って、スイ
ッチ電圧がＯの時に行なわれる初期スイッチングの時点
がそれぞれ異なる場合に適用された本発明スイッチング
方法を図示したものである。サイリスタ・スイッチの制
御に５法則を同様に適用することにより、各Ｂ図に示す
ゲート駆動信号ＧＤＳを発生させることができる。これ
らの図から明らかなように、本発明のスイッチング方法
はいずれの場合にも有効な減衰を達成する。第４〜７図
の各Ｂ図から理解されるように、本発明のスイッチング
方法を利用しなければ、電流波形にもコンデンサ電圧波
形にも振動が現われる。
尚、サイリスタでスイッチされるコンデンサ回路の減衰
に関する５法則を、本発明方法の基本原理に影響を及ぼ
すことなく、多様に変更することができる。例えば、同
じピーク前またはピーク後四分区間において次の電流０
交差が予想されなければ、サイリスタ・スイッチからの
ゲート駆動排除は不要である。
に関する５法則を、本発明方法の基本原理に影響を及ぼ
すことなく、多様に変更することができる。例えば、同
じピーク前またはピーク後四分区間において次の電流０
交差が予想されなければ、サイリスタ・スイッチからの
ゲート駆動排除は不要である。
従って、ゲート駆動排除に関する法則を低回路電流とい
う補助的条件に結びつけることができる。即ち、ゲート
駆動排除の条件が満たされ、しかもサイリスタでスイッ
チングされるコンデンサ回路を流れる電流が所定レベル
よりも低く、従って電流Ｏ交差を予期できる場合にのみ
ゲート駆動を排除することになる。ほかに考えられる変
更例としては、初期スイッチングののち、所要の減衰を
達成するため、最初の数サイクルだけコンデンサ・スイ
ッチング法則を利用することも考えられる。コンデンサ
回路が定常状態になったら、サイリスタ・スイッチに連
続的なゲート駆動電圧を印加する。このような変更を加
えてもサイリスタでスイッチされるコンデンサ回路の減
衰の関する基本原理は変わらないが、サイリスタ・スイ
ッチのゲート駆動信号ＧＤＳを表わす波形の様相は著し
く変化する。ただし、ゲート駆動信号が変化しても同様
のサイルスタ・スイッチ動作を得ることができる。
う補助的条件に結びつけることができる。即ち、ゲート
駆動排除の条件が満たされ、しかもサイリスタでスイッ
チングされるコンデンサ回路を流れる電流が所定レベル
よりも低く、従って電流Ｏ交差を予期できる場合にのみ
ゲート駆動を排除することになる。ほかに考えられる変
更例としては、初期スイッチングののち、所要の減衰を
達成するため、最初の数サイクルだけコンデンサ・スイ
ッチング法則を利用することも考えられる。コンデンサ
回路が定常状態になったら、サイリスタ・スイッチに連
続的なゲート駆動電圧を印加する。このような変更を加
えてもサイリスタでスイッチされるコンデンサ回路の減
衰の関する基本原理は変わらないが、サイリスタ・スイ
ッチのゲート駆動信号ＧＤＳを表わす波形の様相は著し
く変化する。ただし、ゲート駆動信号が変化しても同様
のサイルスタ・スイッチ動作を得ることができる。
コンデンサ・スイッチング方法を実施するための回路を
第８Ａ図及び第８Ｂ部にブロックダイヤグラムで示した
。また、この回路の動作を第９図に波形図で示した。
第８Ａ図及び第８Ｂ部にブロックダイヤグラムで示した
。また、この回路の動作を第９図に波形図で示した。
第８Ａ図及び第８Ｂ図に示す回路はコンデンサ・スイッ
チング方法を実施する回路の１実施例である。サイリス
タでスイッチされるコンデンサ・バンク１００はコンデ
ンサ１０２、サイリスタ１０６及び１０８から成る両方
向サイリスタ・スイッチ１０４、及びサージ電流制限イ
ンダクタ１１０で構成されている。ゲート駆動回路１１
２はサイリスタ１０６．１０８のそれぞれのゲート１１
４．１１６と接続している。ゲート駆動回路１１２はゲ
ート駆動信号ＧＤＳに応答してコンデンサ１０２をＡＣ
回路１１８に接続したりＡＣ回路１１８から遮断するた
めサイリスタ１０６．１０８を作動させるのに必要なゲ
ート駆動パルスを発生させるのに利用される。典型的に
は、回路１１８の無効電力条件に応答して静止ＶＡＲ発
生器中の（図示しない）制御回路によってＧＤＳが形成
される。コンデンサを回路中ヘスイッチする４３号が受
信されると、コンデンサのスイッチングに利用されるＧ
ＤＳが５つのスイッチング法則に従って動作する減衰回
路１２０によって供給される。
チング方法を実施する回路の１実施例である。サイリス
タでスイッチされるコンデンサ・バンク１００はコンデ
ンサ１０２、サイリスタ１０６及び１０８から成る両方
向サイリスタ・スイッチ１０４、及びサージ電流制限イ
ンダクタ１１０で構成されている。ゲート駆動回路１１
２はサイリスタ１０６．１０８のそれぞれのゲート１１
４．１１６と接続している。ゲート駆動回路１１２はゲ
ート駆動信号ＧＤＳに応答してコンデンサ１０２をＡＣ
回路１１８に接続したりＡＣ回路１１８から遮断するた
めサイリスタ１０６．１０８を作動させるのに必要なゲ
ート駆動パルスを発生させるのに利用される。典型的に
は、回路１１８の無効電力条件に応答して静止ＶＡＲ発
生器中の（図示しない）制御回路によってＧＤＳが形成
される。コンデンサを回路中ヘスイッチする４３号が受
信されると、コンデンサのスイッチングに利用されるＧ
ＤＳが５つのスイッチング法則に従って動作する減衰回
路１２０によって供給される。
減衰回路１２０において、コンデンサ１０２を挟んで接
続されたコンデンサ電圧減衰器１２２とコンデンサ・バ
ンク１ｏｏを挟んで接続されたＡＣ回路電圧減衰器１２
４によってコンデンサ電圧Ｖｃ及び回路印加電圧りの測
定信号がそれぞれ提供される。この２つの信号は減衰回
路１２０のＧＤＳ出力１２６を形成するのに利用され、
コンパレータ１３０の入力１３２．１３４とそれぞれ接
続する。
続されたコンデンサ電圧減衰器１２２とコンデンサ・バ
ンク１ｏｏを挟んで接続されたＡＣ回路電圧減衰器１２
４によってコンデンサ電圧Ｖｃ及び回路印加電圧りの測
定信号がそれぞれ提供される。この２つの信号は減衰回
路１２０のＧＤＳ出力１２６を形成するのに利用され、
コンパレータ１３０の入力１３２．１３４とそれぞれ接
続する。
コンパレータ１３０の出力１３６は印加電圧■とコンデ
ンサ電圧Ｖｃの差電圧ΔＶ１即ち、ΔＶ−（Ｖ−Ｖｃ）
である。コンパレータ１３０の出力１３６にはインバー
タ１３８も接続しており、その出力１４０から信号Δり
の反転信号を出力する。インバータ１３８はΔＶが０以
下の時に正の論理信号を出力するためにも利用される。
ンサ電圧Ｖｃの差電圧ΔＶ１即ち、ΔＶ−（Ｖ−Ｖｃ）
である。コンパレータ１３０の出力１３６にはインバー
タ１３８も接続しており、その出力１４０から信号Δり
の反転信号を出力する。インバータ１３８はΔＶが０以
下の時に正の論理信号を出力するためにも利用される。
即ち、減衰回路１２０の残りの部分において、ΔＶがＯ
または０よりも大きい時にコンパレータ１３０の出力１
３６が利用され、ΔＶがＯ以下の時にインバータ１３８
の出力１４０が利用される。ＡＣ回路電圧減衰器１２４
の出力は０検知器１５０及び積分器１５２への入力とも
接続している。０検知器１５０はＡＣ回路１１８の印加
ＡＣ電圧りの正の半サイクル及び負の半サイクルを表わ
す２つの方形波Ａ、Ａを形成するのに利用される。０検
知器１５０の出力１５４は正の半サイクル方形波Ａを形
成し、負の半サイクル方形波人インバータ１５６の出力
１５８から出力される。積分器１５２の出力１６０は印
加電圧りの波形に対して９０°位相ずれした正弦波を形
成する。この移相信号ｊ Ｖｄｔは第２の０検知器１６
２への入力として形成され、第２の０検知器１６２の出
力１６４は移相波形の正の半サイクルを表わす方形波Ｂ
である。０検知１６２の出力と接続する第３インタバー
タ１６６は移相ＡＣ電圧ｉ Ｖｄｔの負の半サイクルを
表わす方形波百を出力１６８として形成する。６個の信
号■、（Ｖｄｔ、Ａ、人、Ｂ及び■の波形を第９図に示
した。
または０よりも大きい時にコンパレータ１３０の出力１
３６が利用され、ΔＶがＯ以下の時にインバータ１３８
の出力１４０が利用される。ＡＣ回路電圧減衰器１２４
の出力は０検知器１５０及び積分器１５２への入力とも
接続している。０検知器１５０はＡＣ回路１１８の印加
ＡＣ電圧りの正の半サイクル及び負の半サイクルを表わ
す２つの方形波Ａ、Ａを形成するのに利用される。０検
知器１５０の出力１５４は正の半サイクル方形波Ａを形
成し、負の半サイクル方形波人インバータ１５６の出力
１５８から出力される。積分器１５２の出力１６０は印
加電圧りの波形に対して９０°位相ずれした正弦波を形
成する。この移相信号ｊ Ｖｄｔは第２の０検知器１６
２への入力として形成され、第２の０検知器１６２の出
力１６４は移相波形の正の半サイクルを表わす方形波Ｂ
である。０検知１６２の出力と接続する第３インタバー
タ１６６は移相ＡＣ電圧ｉ Ｖｄｔの負の半サイクルを
表わす方形波百を出力１６８として形成する。６個の信
号■、（Ｖｄｔ、Ａ、人、Ｂ及び■の波形を第９図に示
した。
４つの収入力ＡＮＤゲート１７０．１７２．１７４．１
７６を利用してピーク前及びピーク後四分区間を表わす
論理信号を形成する。信号Ａ、１５４はＡＮＤゲート１
７０．１７４への入力の１つと接続し、信号人はＡＮＤ
ゲート１７２．１７６の入力の１つと接続し、信号Ｂは
ＡＮＤゲート１７０，１７２の他方の人力と接続し、信
号葺はＡＮＤゲート１７４．１７６の他方の人力と接続
する。
７６を利用してピーク前及びピーク後四分区間を表わす
論理信号を形成する。信号Ａ、１５４はＡＮＤゲート１
７０．１７４への入力の１つと接続し、信号人はＡＮＤ
ゲート１７２．１７６の入力の１つと接続し、信号Ｂは
ＡＮＤゲート１７０，１７２の他方の人力と接続し、信
号葺はＡＮＤゲート１７４．１７６の他方の人力と接続
する。
ＡＮＤゲート１７０の出力は１７８はＡ、 Ｂの論理組
合わせを表わし、ＡＮＤゲート１７２の出力１８０はλ
、Ｂの論理組合わせを表わし、ＡＮＤゲート１７４の出
力１８２はＡ、Ｈの論理組合わせを表わし、ＡＮＤゲー
ト１７６の出力１８４はＡ、Ｈの論理組合わせを表わす
。これらの出力は印加回路電圧の正及び負の半サイクル
の前及び後の四分区間を表わす。正のピーク前・カドラ
ントは出力１８２（ＡＸＩＪ）によって表わされ、正の
ピーク後四分区間は出力１７８ （Ａｘｅ）にょって表
わされる。負のピーク前・カドラントは出力１８０（Ａ
ＸＢ）によって表わされ、負のピーク後四分区間は出力
１８４ （ＡＸＵ）によって表わされる。印加電圧Ｖとコンデン
サ電圧Ｖｃの差ΔＶを表わすこれらの４つの出力と出力
１３６．１４０はＡＮＤＮ−ゲート群入力として印加さ
れてスイッチング方法の法則１〜４を実行する。
合わせを表わし、ＡＮＤゲート１７２の出力１８０はλ
、Ｂの論理組合わせを表わし、ＡＮＤゲート１７４の出
力１８２はＡ、Ｈの論理組合わせを表わし、ＡＮＤゲー
ト１７６の出力１８４はＡ、Ｈの論理組合わせを表わす
。これらの出力は印加回路電圧の正及び負の半サイクル
の前及び後の四分区間を表わす。正のピーク前・カドラ
ントは出力１８２（ＡＸＩＪ）によって表わされ、正の
ピーク後四分区間は出力１７８ （Ａｘｅ）にょって表
わされる。負のピーク前・カドラントは出力１８０（Ａ
ＸＢ）によって表わされ、負のピーク後四分区間は出力
１８４ （ＡＸＵ）によって表わされる。印加電圧Ｖとコンデン
サ電圧Ｖｃの差ΔＶを表わすこれらの４つの出力と出力
１３６．１４０はＡＮＤＮ−ゲート群入力として印加さ
れてスイッチング方法の法則１〜４を実行する。
ＡＮＤＮ−ゲート群個の収入力ＡＮＤゲート１９０〜１
９７から成る。ＡＮＤケート１９０の入力にはＡＮＤゲ
ート１７４の出力１８２及びインバータ１３８の出力１
４０が接続し、ＡＮＤゲート１９１の入力にはコンパレ
ータ１３０の出力１３６及びＡＮＤゲート１７２の出力
１８０が接続し、ＡＮＤゲート１９２の入力にはコンパ
レータ１３０の出力１３６及びＡＮＤゲート１７０の出
力１７８が接続し、ＡＮＤゲート１９３の人力にはＡＮ
Ｄゲート１７６の出力１８４及びインバータ１３８の出
力１４０が接続し、ＡＮＤゲート１９４の入力にはコン
パレータ１３０の出力１３６及びＡＮＤゲート１７４の
出力１８２が接続し、ＡＮＤゲート１９５の入力にはＡ
、ＮＤゲート１７２の出力１８０及びインバータ１３８
の出力１４０が接続し、ＡＮＤゲ−ト１９８の人力には
ＡＮＤゲート１７０の出力１７８及びインバータ１３８
の出力１４０が接続し、ＡＮＤゲート１９７の入力には
コンパレータ１３０の出力１３６及びＡＮＤゲート１７
６の出力１８４が接続している。
９７から成る。ＡＮＤケート１９０の入力にはＡＮＤゲ
ート１７４の出力１８２及びインバータ１３８の出力１
４０が接続し、ＡＮＤゲート１９１の入力にはコンパレ
ータ１３０の出力１３６及びＡＮＤゲート１７２の出力
１８０が接続し、ＡＮＤゲート１９２の入力にはコンパ
レータ１３０の出力１３６及びＡＮＤゲート１７０の出
力１７８が接続し、ＡＮＤゲート１９３の人力にはＡＮ
Ｄゲート１７６の出力１８４及びインバータ１３８の出
力１４０が接続し、ＡＮＤゲート１９４の入力にはコン
パレータ１３０の出力１３６及びＡＮＤゲート１７４の
出力１８２が接続し、ＡＮＤゲート１９５の入力にはＡ
、ＮＤゲート１７２の出力１８０及びインバータ１３８
の出力１４０が接続し、ＡＮＤゲ−ト１９８の人力には
ＡＮＤゲート１７０の出力１７８及びインバータ１３８
の出力１４０が接続し、ＡＮＤゲート１９７の入力には
コンパレータ１３０の出力１３６及びＡＮＤゲート１７
６の出力１８４が接続している。
ＡＮＤゲート１９０の出力２００は印加回路電圧りの正
のピーク前・カドラントにおけるゲート駆動の排除に関
する法則１の適用を表わす。ＡＮＤゲート１９１の出力
２０１もまたは法則１の適用を表わすが、負のピーク前
・カドラントに対する適用である。ＡＮＤゲート１９２
．１９３の出力２０２．２０４は回路電圧のそれぞれ正
及び負の半サイクルのピーク後四分区間でのゲート駆動
排除に関する法則２の適用を表わす。ＡＮＤゲート１９
４の出力２０４は正のピークｍｌ・カドラントにおける
ゲート駆動印加に関する法則３の適用を表わす。ＡＮＤ
ゲート１９５の出力２０５も法則３の、ただし負のピー
ク前・カドラントに対する適用を表わす。ＡＮＤゲート
１９６．１９７の出力２０６．２０７はそれぞれ正及び
負の半サイクルのピーク後四分区間でのゲート駆動印加
に関する法則４の適用を表わす。
のピーク前・カドラントにおけるゲート駆動の排除に関
する法則１の適用を表わす。ＡＮＤゲート１９１の出力
２０１もまたは法則１の適用を表わすが、負のピーク前
・カドラントに対する適用である。ＡＮＤゲート１９２
．１９３の出力２０２．２０４は回路電圧のそれぞれ正
及び負の半サイクルのピーク後四分区間でのゲート駆動
排除に関する法則２の適用を表わす。ＡＮＤゲート１９
４の出力２０４は正のピークｍｌ・カドラントにおける
ゲート駆動印加に関する法則３の適用を表わす。ＡＮＤ
ゲート１９５の出力２０５も法則３の、ただし負のピー
ク前・カドラントに対する適用を表わす。ＡＮＤゲート
１９６．１９７の出力２０６．２０７はそれぞれ正及び
負の半サイクルのピーク後四分区間でのゲート駆動印加
に関する法則４の適用を表わす。
印加回路ＡＣ電圧のピーク時におけるゲート駆動印加、
即ち法則５は２つの「ワン・ショット」 （単安定）回
路２１０．２１２と収入力ＯＲゲート２１４の組合わせ
によって与えられる。ワンショット回路２１０の入力に
は０検知器１６２の出力１６４が接続している。ワンシ
ョット回路２１２の入力にはインバータ１６６の出力１
６８が接続している。
即ち法則５は２つの「ワン・ショット」 （単安定）回
路２１０．２１２と収入力ＯＲゲート２１４の組合わせ
によって与えられる。ワンショット回路２１０の入力に
は０検知器１６２の出力１６４が接続している。ワンシ
ョット回路２１２の入力にはインバータ１６６の出力１
６８が接続している。
ワンショット回路２１０．２１２へのこの２つの入力は
それぞれ信号Ｂ％百である。「ワンショット」回路は信
号Ｂ、Ｈの正側エツジにおいて短いパルス出力を発生さ
せるのに利用される。これらはそれぞれ回路２１０．２
１２の出力２１６．２１８である。信号Ｂの正側エツジ
は印加回路ＡＣ電圧の正のピークをマークし、信号■の
それは負のピークをマークする。この２つの出力２１６
．２１８を第９図に信号ＰＰ及びＮＰとしてそれぞれ示
した。各ワンショット回路の出力はＯＲゲート２１４の
入力として作用し、ＯＲゲート２１４の出力２２０は印
加ＡＣ電圧りの正または負電圧ピークの発生を表わす。
それぞれ信号Ｂ％百である。「ワンショット」回路は信
号Ｂ、Ｈの正側エツジにおいて短いパルス出力を発生さ
せるのに利用される。これらはそれぞれ回路２１０．２
１２の出力２１６．２１８である。信号Ｂの正側エツジ
は印加回路ＡＣ電圧の正のピークをマークし、信号■の
それは負のピークをマークする。この２つの出力２１６
．２１８を第９図に信号ＰＰ及びＮＰとしてそれぞれ示
した。各ワンショット回路の出力はＯＲゲート２１４の
入力として作用し、ＯＲゲート２１４の出力２２０は印
加ＡＣ電圧りの正または負電圧ピークの発生を表わす。
ＡＮＤゲート１９０，１９１．１９２．１９３の出力は
入力としてＯＲゲート２３０と接糸光している。ＯＲゲ
ート２３０へのこれらの人力は法則１または２に従って
ピーク前またはピーク後四分区間においてゲート駆動信
号を排除すべき時に現われる。即ち、ＯＲゲート２３０
の出力２３２はゲート駆動信号ＧＤＳの停止または排除
するための信号を表わす、同様に、ＡＮＤゲート１９４
．１９５．１９６．１９７の出力及びＯＲゲート２１４
の出力は入力としてＯＲゲート２４０と接続する。ＯＲ
ゲート２４０へのこれらの入力は法則３．４または５に
従ってピーク前またはピーク後四分区間及び電圧ピーク
発生時にゲート駆動信号ＧＤＳを印加またはスタートす
べき時に現われる。ＯＲゲート２３０，２４０の出力２
３２．２４２の組合わせを利用してゲート駆動信号ＤＯ
Ｓ、１２６を形成する。ＧＤＳ、１２６を形成する１つ
の手段としてフリップフロップを利用する。第８図にＲ
Ｓフリップフロップ２５０を図示した。セット人力Ｓ、
２５２はＯＲゲート２４０の出力２４２と接続し、リセ
ット入力Ｒ，２５４はＯＲゲート２３０の出力２３２と
接続する。フリップフロップ２５０のＱ出力２５６がゲ
ート駆動信号ＧＤＳ、１２６を形成する。
入力としてＯＲゲート２３０と接糸光している。ＯＲゲ
ート２３０へのこれらの人力は法則１または２に従って
ピーク前またはピーク後四分区間においてゲート駆動信
号を排除すべき時に現われる。即ち、ＯＲゲート２３０
の出力２３２はゲート駆動信号ＧＤＳの停止または排除
するための信号を表わす、同様に、ＡＮＤゲート１９４
．１９５．１９６．１９７の出力及びＯＲゲート２１４
の出力は入力としてＯＲゲート２４０と接続する。ＯＲ
ゲート２４０へのこれらの入力は法則３．４または５に
従ってピーク前またはピーク後四分区間及び電圧ピーク
発生時にゲート駆動信号ＧＤＳを印加またはスタートす
べき時に現われる。ＯＲゲート２３０，２４０の出力２
３２．２４２の組合わせを利用してゲート駆動信号ＤＯ
Ｓ、１２６を形成する。ＧＤＳ、１２６を形成する１つ
の手段としてフリップフロップを利用する。第８図にＲ
Ｓフリップフロップ２５０を図示した。セット人力Ｓ、
２５２はＯＲゲート２４０の出力２４２と接続し、リセ
ット入力Ｒ，２５４はＯＲゲート２３０の出力２３２と
接続する。フリップフロップ２５０のＱ出力２５６がゲ
ート駆動信号ＧＤＳ、１２６を形成する。
セット人力２５２が作動すると、Ｑ出力が活動状態また
は高状態となり、ゲート駆動信号を印加する。停止また
は排除条件が１つでも発生すると、フリップフロップ２
５０がリセットされ、出力Ｑが活動を止め、ゲート駆動
信号ＧＤＳ、１２６を排除する。
は高状態となり、ゲート駆動信号を印加する。停止また
は排除条件が１つでも発生すると、フリップフロップ２
５０がリセットされ、出力Ｑが活動を止め、ゲート駆動
信号ＧＤＳ、１２６を排除する。
本発明のコンデンサ・スイッチング方法を他の回路構成
でも制御できることはいうまでもない。第８Ａ図及び８
Ｂ図の回路を、ＯＲゲート２４０の出力２４２だけがゲ
ート駆動信号ＧＤＳとなるように変更することができる
。ゲート駆動信号の停止または排除条件がゲート駆動印
加条件と互いに排他的であることはいうまでもない。マ
イクロコンピュータによってゲート駆動信号を形成する
態様も可能である。
でも制御できることはいうまでもない。第８Ａ図及び８
Ｂ図の回路を、ＯＲゲート２４０の出力２４２だけがゲ
ート駆動信号ＧＤＳとなるように変更することができる
。ゲート駆動信号の停止または排除条件がゲート駆動印
加条件と互いに排他的であることはいうまでもない。マ
イクロコンピュータによってゲート駆動信号を形成する
態様も可能である。
本発明のスイッチング方法の主な利点は次の２つである
。
。
１）大型の、かつコストの高い抵抗器が不要であり、
２）ＶＡＲ発生器の動作損失が軽減される。第１の利点
はＶＡＲ発生器のコスト軽減につながり、第２の利点は
使用コストの軽減につながる。
はＶＡＲ発生器のコスト軽減につながり、第２の利点は
使用コストの軽減につながる。
第１図はサイリスタ・スイッチ式コンデンサ・バンクの
公知例。 第２図は電流印加電圧と第１図に示したサイリスタ・ス
イッチ式コンデンサのコンデンサ電圧の波形。 第３Ａ図は減衰抵抗器を利用するサイリスタ・スイッチ
式コンデンサ・バンクの公知例。 第３Ｂ図は電流印加電圧と第３Ａ図回路のコンデンサ電
圧の波形。 第４Ａ図、第５Ａ図、第６Ａ図及び第７Ａ図は参考例と
しての非減衰サイリスタ・スイッチ式コンデンサ。 第４Ｂ図、第５Ｂ図、第６Ｂ図及び第７Ｂ図は電流印加
電圧と本発明のスイチング方法を採用した場合の種々の
充電度におけるコンデンサ電圧の波形。 第８Ａ図及び８Ｂ図は本発明のスイッチング方法を実施
する回路を略示する組合わせブロックダイヤグラム。 第９図は第８図及び第８Ｂ図の回路に関する波形及び論
理信号を示す。 １００・・・・コンデンサ・バンク １０２・・・・コンデンサ １０４・・・・サイリスタ・スイッチ １０６．１０８・・・・サイリスタ １１０・・・・インダクタ １１２・・・・ゲート駆動回路 １１８・・・・ＡＣ回路 １２０・・・・減衰回路 １２２・・・・コンデンサ電圧減衰器 １２４・・・・ＡＣ回路電圧減衰器 １３０・・・・コンパレータ １５０．１６２・・・・０検知器 １５２・・・・積分器 ２５０・・・・フリップフロップ ＦＩＧ、Ｉ ＦＩＧ、２ ・ソ・イア１し′ ＦＩＧ、３Ｂ 陶ｉ二し二−アト１斗格Ｊ［ 奪イｉユニジット１斗Ｉ爪Ｅ
公知例。 第２図は電流印加電圧と第１図に示したサイリスタ・ス
イッチ式コンデンサのコンデンサ電圧の波形。 第３Ａ図は減衰抵抗器を利用するサイリスタ・スイッチ
式コンデンサ・バンクの公知例。 第３Ｂ図は電流印加電圧と第３Ａ図回路のコンデンサ電
圧の波形。 第４Ａ図、第５Ａ図、第６Ａ図及び第７Ａ図は参考例と
しての非減衰サイリスタ・スイッチ式コンデンサ。 第４Ｂ図、第５Ｂ図、第６Ｂ図及び第７Ｂ図は電流印加
電圧と本発明のスイチング方法を採用した場合の種々の
充電度におけるコンデンサ電圧の波形。 第８Ａ図及び８Ｂ図は本発明のスイッチング方法を実施
する回路を略示する組合わせブロックダイヤグラム。 第９図は第８図及び第８Ｂ図の回路に関する波形及び論
理信号を示す。 １００・・・・コンデンサ・バンク １０２・・・・コンデンサ １０４・・・・サイリスタ・スイッチ １０６．１０８・・・・サイリスタ １１０・・・・インダクタ １１２・・・・ゲート駆動回路 １１８・・・・ＡＣ回路 １２０・・・・減衰回路 １２２・・・・コンデンサ電圧減衰器 １２４・・・・ＡＣ回路電圧減衰器 １３０・・・・コンパレータ １５０．１６２・・・・０検知器 １５２・・・・積分器 ２５０・・・・フリップフロップ ＦＩＧ、Ｉ ＦＩＧ、２ ・ソ・イア１し′ ＦＩＧ、３Ｂ 陶ｉ二し二−アト１斗格Ｊ［ 奪イｉユニジット１斗Ｉ爪Ｅ
Claims (1)
- 【特許請求の範囲】 １、コンデンサ、ゲート駆動される両方向サイリスタ・
スイッチ及び限流リアクタンスを直列に組合わせ、この
直列回路に電流が流れると印加電圧Ｖが直列回路に、電
圧Ｖｃがコンデンサにそれぞれ現れるように構成したサ
イリスタ・スイッチ式コンデンサ・バンクを含む、ＡＣ
回路の無効電力を補正する静止ＶＡＲ発生器を利用して
、ＡＣ回路中でのコンデンサのスイッチングに伴って発
生する過渡振動を減衰させるためのサイリスタ・スイッ
チのスイッチング方法において、式ΔＶ＝（Ｖ−Ｖｃ）
によって現わされる電圧差ΔＶの大きさ及び極性を検知
し、印加電圧Ｖのピーク前四分区間及びピーク後四分区
間の出現を検出し、ΔＶの極性が印加電圧Ｖの極性と反
対となる印加電圧Ｖのピーク前四分区間及び、ΔＶの極
性が印加電圧Ｖの極性と一致する印加電圧Ｖのピーク後
四分区間においてそれぞれサイリスタ・スイッチのゲー
ト駆動電圧を除き、ΔＶの極性が印加電圧Ｖの極性と一
致する印加電圧Ｖのピーク前四分区間及びΔＶの極性が
印加電圧Ｖの極性と反対になる印加電圧Ｖのピーク後四
分区間中及び印加電圧Ｖの電圧ピーク出現時にそれぞれ
サイリスタ・スイッチにゲート駆動電圧を印加すること
を特徴とするサイリスタ・スイッチのスイッチング方法
。 ２、コンデンサ、ゲート駆動される両方向サイリスタ・
スイッチ及び限流リアクタンスを直列に組合わせ、この
直列回路に電流が流れると印加電圧Ｖが直列回路に、電
圧Ｖｃがコンデンサにそれぞれ現われるように構成した
サイリスタ・スイッチ式コンデンサ・バンクを含み、Ａ
Ｃ回路の無効電力を補正する静止ＶＡＲ発生器を利用し
て、ＡＣ回路中でのコンデンサのスイッチングに伴って
発生する過渡振動を減衰させるためのサイリスタ・スイ
ッチのスイッチング方法において、 式ΔＶ＝（Ｖ−Ｖｃ）で表わされる電圧差ΔＶの大きさ
及び極性を検知し、印加電圧Ｖのピーク前四分区間及び
ピーク後四分区間の出現を検出し、次の状態のいずれか
１つが発生している間に、即ち、ΔＶの極性が印加電圧
Ｖの極性と反対になる印加電圧Ｖのピーク前四分区 間、ΔＶの極性が印加電圧Ｖの極性と一致する印加電圧
Ｖのピーク後四分区間においてサイリスタ・スイッチの
ゲート駆動電圧を除 き、次の状態のいずれか１つが発生している問に、即ち
、ΔＶの極性が印加電圧Ｖの極性と一致する印加電圧Ｖ
のピーク前四分区間、ΔＶの極性が印加電圧Ｖの極性と
反対になる印加電圧のピーク後四分区間及び印加電圧Ｖ
の電圧ピーク出現時にサイリスタ・スイッチにゲート駆
動電圧を印加することを特徴とするサイリスタ・スイッ
チのスイッチング方 法。 ３、直列回路を流れる電流の長さを所定の電流値と比較
し、電流の大きさが所定電流値より小さいかまたはこれ
と等しい状態下で印加電圧りのピーク前及びピーク後四
分区間においてゲート駆動電圧を除く段階をも含むこと
を特徴とする特許請求の範囲第２項に記載の方法。 ４、サイリスタ・スイッチでコンデンサをスイッチング
したのち印加電圧Ｖの所定サイクル数にわたって上記条
件下で印加電圧Ｖのピーク前及びピーク後四分区間にお
いてゲート駆動電圧の印加及び排除を行う段階をも含む
ことを特徴とする特許請求の範囲第２項または第３項に
記載の方法。 ５、印加電圧の所定サイクル数が終わったのちも引き続
きゲート駆動電圧を印加する段階をも含むことを特徴と
する特許請求の範囲第４項に記載の方法。 ６、コンデンサ、ゲート駆動される両方向サイリスタ・
スイッチ及び限流リアクタンスを直列に組合わせ、導通
と同時にこの直列回路に印加電圧が現れるように構成し
たサイリスタ・スイッチ式コンデンサ・バンクと、ＡＣ
回路中でのコンデンサのスイッチングに伴って発生する
過渡振動を減衰させるためサイリスタ・スイッチをスイ
ッチングする減衰回路とを含み、ＡＣ回路の無効電力を
補正する静止ＶＡＲ発生器において、コンデンサに現れ
る電圧Ｖｃの大きさ及び極性を測定して電圧Ｖｃを表わ
す信号を発生する第１測定手段 と、印加電圧Ｖの大きさ及び極性を測定し、印加電圧Ｖ
を表わす信号を発生する第２測定手段と、式ΔＶ＝（Ｖ
−Ｖｃ）で表わされる電圧差ΔＶの大きさ及び極性を測
定して電圧差ΔＶを表わす信号を発生するための第１及
び第２測定手段に接続した電圧差測定手段と、印加電圧
Ｖのピーク前四分区間及びピーク後四分区間の出現を検
知して印加電圧Ｖのピーク前及びピーク後四分区間の出
現を表わす信号を発生するための第２測定手段に接続し
た四分区間検知手段と、第１及び第２測定手段、電圧差
測定手段及び四分区間検知手段から発生する信号を利用
して下記状態のいずれか１つが発生するとサイリスタ・
スイッチに対するゲート駆動電圧の印加及び排除を行う
ゲート駆動制御手段とから成り、前記ゲート駆動電圧制
御手段がΔＶの極性と反対になる印加電圧のピーク前四
分区間及びΔＶの極性が印加電圧Ｖの極性と一致するピ
ーク後四分区間においてサイリスタ・スイッチのゲート
駆動電圧を排除し、ΔＶの極性が印加電圧Ｖの極性と一
致する印加電圧Ｖのピーク前四分区間、ΔＶの極性が印
加電圧Ｖと反対になる印加電圧りのピーク後四分区間、
及び印加電圧Ｖの電圧ピーク出現時にサイリスタ・スイ
ッチにゲート駆動電圧を印加することを特徴とする静止
ＶＡＲ発生器。 ７、コンデンサ・バンクを流れる電流の大きさを測定し
て電流の大きさを表わす電流信号を発生する電流測定手
段と、電流信号及び所定の電流基準信号値を入力され、
電流信号が電流基準信号よりも小さいかまたはこれと等
しければ出力するコンパレータとを含み、ゲート駆動
制御手段がこの出力に応答して、コンパレータが出力し
ている間、印加電圧Ｖのピーク前及びピーク後四分区間
にわたってゲート駆動電圧を排除することを特徴とする
特許請求の範囲第６項に記載のＶＡＲ発生 器。 ８、コンデンサがスイッチされたのち、印加電圧Ｖのピ
ーク前及びピーク後四分区間にわたって印加電圧Ｖのサ
イクル数をカウント し、サイクル・カウントがサイリスタ・スイッチによる
コンデンサのスイッチング後所定のサイクル数を超える
と出力信号を発生するサイクル・カウンタ手段を含み、
ゲート駆動制御手段がサイリスタ・カウンタ手段の出力
信号に応答し、サイリスタ・スイッチに引き続きゲート
駆動電圧を印加することを特徴とする特許請求の範囲第
６項または第７項に記載のＶＡＲ発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/787,283 US4638238A (en) | 1985-10-15 | 1985-10-15 | Switching technique for thyristor-switched capacitors to achieve network damping |
| US787283 | 1991-11-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6293720A true JPS6293720A (ja) | 1987-04-30 |
Family
ID=25140983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61246446A Pending JPS6293720A (ja) | 1985-10-15 | 1986-10-15 | サイリスタ・スイツチのスイツチング方法及び静止ｖａｒ発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4638238A (ja) |
| JP (1) | JPS6293720A (ja) |
| IN (1) | IN165907B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209788A (ja) * | 1989-02-09 | 1990-08-21 | Olympus Optical Co Ltd | フレキシブル配線基板組立体 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087999A (en) * | 1989-09-21 | 1992-02-11 | Director General, Agency Of Industrial Science And Technology | Capacitor bank provided with a protective device |
| KR940002742B1 (ko) * | 1991-07-03 | 1994-03-31 | 삼성전자 주식회사 | 무효전력 제어방식의 자동전압 제어회로 |
| US5323303A (en) * | 1992-03-05 | 1994-06-21 | Alliedsignal Inc. | Active damper for EMI filter |
| US5434497A (en) * | 1993-06-02 | 1995-07-18 | General Electric Company | Vernier enhanced control for shunt connected thyristor-controlled capacitors |
| US5631545A (en) * | 1994-06-29 | 1997-05-20 | Electric Power Research Institute, Inc. | Apparatus and method for regulating a power line using frequency domain self-synchronization control |
| US5548203A (en) * | 1994-06-29 | 1996-08-20 | Electric Power Research Institute, Inc. | Capacitor polarity-based var correction controller for resonant line conditions and large amplitude line harmonics |
| DE19521108A1 (de) * | 1995-06-09 | 1996-12-12 | Abb Management Ag | Vorrichtung zur Erfassung des Durchzündens der Schalter einer Stromrichterschaltungsanordnung |
| US5907234A (en) * | 1995-08-04 | 1999-05-25 | Siemens Aktiengesellschaft | Thyristor-switched capacitor bank |
| GB2304240B (en) * | 1995-08-11 | 2000-05-24 | Gec Alsthom Ltd | Static var compensator |
| SE510473C2 (sv) * | 1998-03-23 | 1999-05-25 | Asea Brown Boveri | Matningsdon för effektmatning till en elektronikenhet vid en halvledarventil i en shuntkopplad tyristorkopplad kondensator |
| US6181113B1 (en) | 1999-07-29 | 2001-01-30 | Abb Power T&D Company Inc. | Harmonic resonance control and protection system for switched power factor control capacitor devices |
| US6226313B1 (en) * | 1999-10-18 | 2001-05-01 | Manoharan Thamodharan | Power source circuit and its control for three-phase electric arc furnace to reduce flicker |
| US6882549B2 (en) | 2001-03-21 | 2005-04-19 | Honeywell International Inc. | Active filter for power distribution system with selectable harmonic elimination |
| DE50308693D1 (de) * | 2003-07-30 | 2008-01-10 | Siemens Ag | Anschaltverfahren für einen Blindleistungskompensator |
| US20110241757A1 (en) * | 2010-03-30 | 2011-10-06 | American Superconductor Corporation | Thyristor gate pulses in static var compensator |
| CN103457221B (zh) * | 2012-05-28 | 2016-03-02 | 南京南瑞继保电气有限公司 | 一种双6脉动晶闸管换流阀组的结构变换配置方法 |
| US10411624B2 (en) | 2017-08-31 | 2019-09-10 | Abb Schweiz Ag | Switching transient damper method and apparatus |
| CN120879643B (zh) * | 2025-09-28 | 2026-03-03 | 国网四川省电力公司电力科学研究院 | 构网型svg设备的直流侧电压控制方法、装置及电子设备 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4234843A (en) * | 1978-09-15 | 1980-11-18 | Westinghouse Electric Corp. | Static VAR generator with discrete capacitive current levels |
| US4307331A (en) * | 1978-09-15 | 1981-12-22 | Westinghouse Electric Corp. | Hybrid switched-capacitor controlled-inductor static VAR generator and control apparatus |
| US4348631A (en) * | 1981-06-04 | 1982-09-07 | Westinghouse Electric Corp. | Static VAR generator |
| US4398141A (en) * | 1981-09-15 | 1983-08-09 | Westinghouse Electric Corp. | Static VAR generators |
| CH659157A5 (de) * | 1982-11-02 | 1986-12-31 | Bbc Brown Boveri & Cie | Schaltung zur kompensation von blindleistung in einem elektrischen wechselspannungsnetz. |
| US4470005A (en) * | 1982-11-02 | 1984-09-04 | Westinghouse Electric Corp. | Static VAR generator having a thyristor circuit arrangement providing reduced losses |
-
1985
- 1985-10-15 US US06/787,283 patent/US4638238A/en not_active Expired - Fee Related
-
1986
- 1986-09-12 IN IN681/CAL/86A patent/IN165907B/en unknown
- 1986-10-15 JP JP61246446A patent/JPS6293720A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209788A (ja) * | 1989-02-09 | 1990-08-21 | Olympus Optical Co Ltd | フレキシブル配線基板組立体 |
Also Published As
| Publication number | Publication date |
|---|---|
| IN165907B (ja) | 1990-02-10 |
| US4638238A (en) | 1987-01-20 |
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