JPS629665A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS629665A JPS629665A JP60148906A JP14890685A JPS629665A JP S629665 A JPS629665 A JP S629665A JP 60148906 A JP60148906 A JP 60148906A JP 14890685 A JP14890685 A JP 14890685A JP S629665 A JPS629665 A JP S629665A
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- semiconductor layer
- semiconductor
- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特に８０８ トランジスタ
がショートチャンネル化するにつれて、ドレイン空乏層
において起こるインパクトイオン化による正孔電流（基
板電流）を取り出すための構造に関するものである。
がショートチャンネル化するにつれて、ドレイン空乏層
において起こるインパクトイオン化による正孔電流（基
板電流）を取り出すための構造に関するものである。
従来の技術
ＨＯＳトランジスタに関しては、第９図に示す様に、ソ
ース１からチャンネル２を通って流れてきた電子は、ド
レイン３近傍の空乏領域４において急に加速され、イン
パクトイオン化をおこし、正孔・電子対を生成する。こ
のうち、電子はホットエレクトロンになり、一部はゲー
ト酸化膜に注入される。なお、インパクトイオン化によ
り生じた電子は図示していない。一方正孔は基板側へ流
れ、いわゆる基板電流となる。ゲート長が長い場合は問
題ないが、サブミクロンになると、この現象は一層顕著
になる。ところで、基板電流を生じると、基板中に正孔
が蓄積される。第１０図はダイナミックメモリーにおけ
るＮ型のキャパシタ電極部５とＰ型の基板６とで構成さ
れるＰＮ接合の様子を示すものであるが、正孔が基板に
蓄積すると、空乏層の幅が狭くなり、更に、伝導帯（Ｅ
ｃで示す）が下り、即ち、順方向負荷になり、キャパシ
タ部に蓄えられた情報電荷が基板へ流れる現象が起きる
。そのため、信号「１」が信号ｒＯＪに反転する誤動作
を生じる。最近、第１１図の様に、キャパシタの下部に
Ｐ層の高濃度層７を設ける事が次の文献で試みられてい
る（旧ｒｏｓｈｉ ＨＯＭＯ８Ｅ ｅｔ ａｔ、。
ース１からチャンネル２を通って流れてきた電子は、ド
レイン３近傍の空乏領域４において急に加速され、イン
パクトイオン化をおこし、正孔・電子対を生成する。こ
のうち、電子はホットエレクトロンになり、一部はゲー
ト酸化膜に注入される。なお、インパクトイオン化によ
り生じた電子は図示していない。一方正孔は基板側へ流
れ、いわゆる基板電流となる。ゲート長が長い場合は問
題ないが、サブミクロンになると、この現象は一層顕著
になる。ところで、基板電流を生じると、基板中に正孔
が蓄積される。第１０図はダイナミックメモリーにおけ
るＮ型のキャパシタ電極部５とＰ型の基板６とで構成さ
れるＰＮ接合の様子を示すものであるが、正孔が基板に
蓄積すると、空乏層の幅が狭くなり、更に、伝導帯（Ｅ
ｃで示す）が下り、即ち、順方向負荷になり、キャパシ
タ部に蓄えられた情報電荷が基板へ流れる現象が起きる
。そのため、信号「１」が信号ｒＯＪに反転する誤動作
を生じる。最近、第１１図の様に、キャパシタの下部に
Ｐ層の高濃度層７を設ける事が次の文献で試みられてい
る（旧ｒｏｓｈｉ ＨＯＭＯ８Ｅ ｅｔ ａｔ、。
” Ａ Ｐ−ＴＹＰＥ ＢＵＲＩＥＤ ＬＡＹＥＲＦ
ＯＲＰＲＯＴＥＣＴＩＯＮ ＡＧ−ＡＩＮＳＴ ５ＯＦ
Ｔ Ｅｒ１ＲＯＲ３ＩＮ ＨＩＧＨＤＥＮＳＩＴＹ Ｃ
ＨＯ８５ＴＡＴ−ＩＣＲＡＨ８”Ｄｉｇｅｓｔ １９８
４１ＥＥＥ ＩＥＤＭ、ＤＤ、 ７０６−７０９．）。
ＯＲＰＲＯＴＥＣＴＩＯＮ ＡＧ−ＡＩＮＳＴ ５ＯＦ
Ｔ Ｅｒ１ＲＯＲ３ＩＮ ＨＩＧＨＤＥＮＳＩＴＹ Ｃ
ＨＯ８５ＴＡＴ−ＩＣＲＡＨ８”Ｄｉｇｅｓｔ １９８
４１ＥＥＥ ＩＥＤＭ、ＤＤ、 ７０６−７０９．）。
発明が解決しようとする問題点
ところが、この方法は主としてα線ソフトエラーに対し
て考えられたもので、インパクトイオン化による正孔に
対しては効果がない。
て考えられたもので、インパクトイオン化による正孔に
対しては効果がない。
問題点を解決するための手段
上記問題点を解決するため、本発明の半導体装置は、一
方の３＃電型の半導体基板上に、他方の導電型の第１の
半導体層を形成し、この第１の半導体層上に、一方の導
電型の第２の半導体層を形成し、この第２の半導体層の
両端部に、所定深さの電極を各々形成し、前記第２６半
導体層に、少なくとも１個のトランジスタを形成したも
のである。
方の３＃電型の半導体基板上に、他方の導電型の第１の
半導体層を形成し、この第１の半導体層上に、一方の導
電型の第２の半導体層を形成し、この第２の半導体層の
両端部に、所定深さの電極を各々形成し、前記第２６半
導体層に、少なくとも１個のトランジスタを形成したも
のである。
作用
上記構成による作用について、第２図及び第３図を用、
いて説明する。第２図は正孔の流れを示すもので、イン
パクトイオン化により生成された正孔は、基板へ流れる
が、第１の半導体層のエネルギーポテンシャルにより、
第１の半導体層を越える事ができない。そして、第１の
半導体層両端のポテンシャル差により、第１の半導体層
に沿って正孔は流れていき、第１の半導体層端の電極に
より取り出される。ところで本発明の構成をとる事によ
り、α線ソフトエラーに対しても効果がある。
いて説明する。第２図は正孔の流れを示すもので、イン
パクトイオン化により生成された正孔は、基板へ流れる
が、第１の半導体層のエネルギーポテンシャルにより、
第１の半導体層を越える事ができない。そして、第１の
半導体層両端のポテンシャル差により、第１の半導体層
に沿って正孔は流れていき、第１の半導体層端の電極に
より取り出される。ところで本発明の構成をとる事によ
り、α線ソフトエラーに対しても効果がある。
第３図はその様子を示す。第１の半導体１１１８以下の
基板９内の領域で発生した電子は、第１の半導体層８で
形成されるポテンシャルの谷間へ落ち、正の電極から取
り出される。１０は第２の半導体層である。
基板９内の領域で発生した電子は、第１の半導体層８で
形成されるポテンシャルの谷間へ落ち、正の電極から取
り出される。１０は第２の半導体層である。
実施例
以下、本発明の実施例を第１図および第４図〜第８図に
基づいて説明する。 。
基づいて説明する。 。
第１図は本発明の一実施例における半導体装置の模式断
面図で、メモリセルに適用した例である。
面図で、メモリセルに適用した例である。
第１図において、８は第１の半導体層、９は基板、１０
は第２の半導体層、１１はアース電極、１２は電極、１
３はソース、１４．１５はゲート電極、１６は電極、１
７は絶縁膜、Ｑｌは第１のトランジスタ、Ｑ２は第２の
トランジスタである。前記第１の半導体層８の両端のア
ース電極１１と電極１２との間隔は数百μｍであり、電
極１１．１２間に高集積化が実現し得る。また、取り出
し用の電極１１あるいは１２とその近傍のトランジスタ
Ｑ１あるいはＱ２のソース・ドレイン間とでソーク電流
が生ずる場合は、絶縁分離層（例えばトレンチ構造）を
設けることも可能である。。
は第２の半導体層、１１はアース電極、１２は電極、１
３はソース、１４．１５はゲート電極、１６は電極、１
７は絶縁膜、Ｑｌは第１のトランジスタ、Ｑ２は第２の
トランジスタである。前記第１の半導体層８の両端のア
ース電極１１と電極１２との間隔は数百μｍであり、電
極１１．１２間に高集積化が実現し得る。また、取り出
し用の電極１１あるいは１２とその近傍のトランジスタ
Ｑ１あるいはＱ２のソース・ドレイン間とでソーク電流
が生ずる場合は、絶縁分離層（例えばトレンチ構造）を
設けることも可能である。。
いま、第１のトランジスタＱ１がオン状態にあるとする
と、ドレイン近傍の空乏層でインパクトイオン化が起こ
り、それにより生じた正孔がＮ型の第１の半導体Ｍ８に
沿って流れ、アース電極１１− から取り出され。その
ため、第２のトランジスタＱ２の、ソース１３に蓄えら
れた電子は安定に保持される。ソース１３と電極１６と
これらの間の絶縁膜１７とでキャパシタが構成されてい
る。
と、ドレイン近傍の空乏層でインパクトイオン化が起こ
り、それにより生じた正孔がＮ型の第１の半導体Ｍ８に
沿って流れ、アース電極１１− から取り出され。その
ため、第２のトランジスタＱ２の、ソース１３に蓄えら
れた電子は安定に保持される。ソース１３と電極１６と
これらの間の絶縁膜１７とでキャパシタが構成されてい
る。
次に上記半導体装置の製造方法について説明する。先ず
第７図のように、例えばｐ（ｉｏｏ）、不純物＄ｒ１１
５ｘ１Ｇ欝ｃ１１−’の一方の導電型の半導体からなる
基板９上に、他方の導電型の例えば不純物濃度ｊｏ’ｃ
１１’の第１の半導体１１８を１０００１人〜５０００
人形成し、更にその上に、一方の導電型の例えば不純物
濃度５ｘ １０日ＩＪ−３の第２の半導体層１０を１．
０〜２．０μｍ形成する。なお、この濃度では、第１の
半導体層８中の空乏層幅はほぼ４００Ａになり、両側合
わせてもはぼ８００人であるので、第１の半導体層８は
１００ＯＡ以上あればよい（基板９に一２Ｖのバックバ
イアス印加として計算）。またこの濃度では、Ｎ層とＰ
層との価電子帯には約０．７ｅＶの差が生じる。次に破
線で示す領域を、例えばＲＩＥによりエッチオフして、
電極領域１８を形成する。そして第８図のように、この
電極領域１８にポリシリコンまたはＡＩ、Ｎｏ］、Ｔｉ
などのメタルを形成し、電極１９を形成する。この電極
１９は第１図の電極１１．１２に対応する。かくして形
成された半導体基板の第２の半導体Ｍ１０に、第１図に
示す様に、トランジスタ（ｈ 、Ｑ２やキャパシタなど
を形成する。
第７図のように、例えばｐ（ｉｏｏ）、不純物＄ｒ１１
５ｘ１Ｇ欝ｃ１１−’の一方の導電型の半導体からなる
基板９上に、他方の導電型の例えば不純物濃度ｊｏ’ｃ
１１’の第１の半導体１１８を１０００１人〜５０００
人形成し、更にその上に、一方の導電型の例えば不純物
濃度５ｘ １０日ＩＪ−３の第２の半導体層１０を１．
０〜２．０μｍ形成する。なお、この濃度では、第１の
半導体層８中の空乏層幅はほぼ４００Ａになり、両側合
わせてもはぼ８００人であるので、第１の半導体層８は
１００ＯＡ以上あればよい（基板９に一２Ｖのバックバ
イアス印加として計算）。またこの濃度では、Ｎ層とＰ
層との価電子帯には約０．７ｅＶの差が生じる。次に破
線で示す領域を、例えばＲＩＥによりエッチオフして、
電極領域１８を形成する。そして第８図のように、この
電極領域１８にポリシリコンまたはＡＩ、Ｎｏ］、Ｔｉ
などのメタルを形成し、電極１９を形成する。この電極
１９は第１図の電極１１．１２に対応する。かくして形
成された半導体基板の第２の半導体Ｍ１０に、第１図に
示す様に、トランジスタ（ｈ 、Ｑ２やキャパシタなど
を形成する。
なお、電極１９の深さについては、必ずしも、基板（９
）と第１の半導体層８と界面まで必要とするわけでなく
、第１の半導体層８の途中、または第２の半導体Ｗ！ｊ
１０の途中までの深さでもかまわない。
）と第１の半導体層８と界面まで必要とするわけでなく
、第１の半導体層８の途中、または第２の半導体Ｗ！ｊ
１０の途中までの深さでもかまわない。
その実施例を第９図および第１０図に示す。第９図は電
極１９の下面が第１の半導体１１８の中にある場合を示
す。また第１０図は電極１９の下面が第２の半導体層１
０の中にある場合を示す。この第１０図の場合、電極１
９は浅いので、イオン注入によっても形成可能となる。
極１９の下面が第１の半導体１１８の中にある場合を示
す。また第１０図は電極１９の下面が第２の半導体層１
０の中にある場合を示す。この第１０図の場合、電極１
９は浅いので、イオン注入によっても形成可能となる。
例えば、ＰあるいはＡｓで１０＠〜１０１３α−２の濃
度で、深さは注入電圧により可変である。
度で、深さは注入電圧により可変である。
ところで、トランジスタのソース・バレイン電極と電極
１９との相対位置関係により、動作が変わる事がある。
１９との相対位置関係により、動作が変わる事がある。
メモリーに関しては、取り出し用の電極と、その近傍の
トランジスタの電極とが第１１図Ａ及びＢに示す様な関
係にあるとき、誤動作を生ずる。なお第１１図Ａ、Ｂは
各々１個のメモリーセルを示している。第１１図Ａは、
キャパシタ２０の拡散層からなる電極２１がロー電位Ｖ
Ｌにあり、引き出し用の電極１９がハイ電位ＶＨにあり
、両電極１９、２１が接近している場合である。キャパ
シタに蓄積されていた電荷は、引き出し用の電極１９に
向かって流れ、電極２１はローレベルからハイレベルに
反転する。勿論、逆の場合は、ハイレベルからローレベ
ルに反転する。また第１１図Ｂの様に、取り出し用の電
極１９に接近してビット１１２２があり、取り出し用の
電極（１９）がハイ電位ＶＨｓビット轢２２がロー電位
ＶＬにある場合、ピット轢２２の電位が上昇する可能性
がある。勿論、逆の場合もある。
トランジスタの電極とが第１１図Ａ及びＢに示す様な関
係にあるとき、誤動作を生ずる。なお第１１図Ａ、Ｂは
各々１個のメモリーセルを示している。第１１図Ａは、
キャパシタ２０の拡散層からなる電極２１がロー電位Ｖ
Ｌにあり、引き出し用の電極１９がハイ電位ＶＨにあり
、両電極１９、２１が接近している場合である。キャパ
シタに蓄積されていた電荷は、引き出し用の電極１９に
向かって流れ、電極２１はローレベルからハイレベルに
反転する。勿論、逆の場合は、ハイレベルからローレベ
ルに反転する。また第１１図Ｂの様に、取り出し用の電
極１９に接近してビット１１２２があり、取り出し用の
電極（１９）がハイ電位ＶＨｓビット轢２２がロー電位
ＶＬにある場合、ピット轢２２の電位が上昇する可能性
がある。勿論、逆の場合もある。
しかしながら、引き出し用の電極１９の近傍に、絶縁分
離膜（トレンチ構造など）を形成すると、この影響は避
は得ると考えられる。なお２３はワード線、２４はトラ
ンジスタである。
離膜（トレンチ構造など）を形成すると、この影響は避
は得ると考えられる。なお２３はワード線、２４はトラ
ンジスタである。
発明の効果
以上述べたごとく本発明によれば、トランジスタのドレ
イン近傍の１９乏層端でインパクトイオン化により生成
した正孔は、第１の半導体層に沿って流れ、電極から取
り出される。したがって・正孔が半導体基板に蓄積され
ないので、例えばメモリーなどに用いた場合、キャパシ
タに蓄えられた電荷が半導体基板にリークする事がなく
、誤動作を防ぐことができる。またα線ソフトエラーに
対・ しても効果があり、α線入射により生成した正
孔・電子対は、第１の半導体層に沿って流れて電極から
取り出される。
イン近傍の１９乏層端でインパクトイオン化により生成
した正孔は、第１の半導体層に沿って流れ、電極から取
り出される。したがって・正孔が半導体基板に蓄積され
ないので、例えばメモリーなどに用いた場合、キャパシ
タに蓄えられた電荷が半導体基板にリークする事がなく
、誤動作を防ぐことができる。またα線ソフトエラーに
対・ しても効果があり、α線入射により生成した正
孔・電子対は、第１の半導体層に沿って流れて電極から
取り出される。
第１図は本発明の一実施例における半導体装置の模式断
面図、第２図は本発明の半導体装置のエネルギーポテン
シャルの説明図、第３図は同半導体装置のα線ソフトエ
ラーに対する効果の説明図、第４図及び第５図は本発明
の一実施例における半導体装置の製造工程の説明図、第
６図及び第７図は各々本発明の他の実施例における半導
体装置の゛ 要部の模式断面図、第８図は本発明の半導
体装置におけるトランジスタと電極との相対位置関係の
問題点の説明図、第９図はＨＯ８トランジスタのドレイ
ン近傍空乏層領域で起こるインパクトイオン化の説明図
、第１０図は正孔が蓄積した事により変化するキャパシ
タと基板により形成されるＰＮ接合との変化の説明図、
第１１図はキャパシタの下に高濃度ｐ＋層を形成する事
によるα線ソフトエラ一対策の説明図である。 ８・・・第１の半導体層、９・・・基板、１０・・・第
２の半導体層、１１・・・アース電極、１２・・・電極
、Ｑｌ 、 Ｑ２・・・トランジスタ 代理人 森 本 義 弘 第１図 第２図 第５図 ＶＨＶｔ
面図、第２図は本発明の半導体装置のエネルギーポテン
シャルの説明図、第３図は同半導体装置のα線ソフトエ
ラーに対する効果の説明図、第４図及び第５図は本発明
の一実施例における半導体装置の製造工程の説明図、第
６図及び第７図は各々本発明の他の実施例における半導
体装置の゛ 要部の模式断面図、第８図は本発明の半導
体装置におけるトランジスタと電極との相対位置関係の
問題点の説明図、第９図はＨＯ８トランジスタのドレイ
ン近傍空乏層領域で起こるインパクトイオン化の説明図
、第１０図は正孔が蓄積した事により変化するキャパシ
タと基板により形成されるＰＮ接合との変化の説明図、
第１１図はキャパシタの下に高濃度ｐ＋層を形成する事
によるα線ソフトエラ一対策の説明図である。 ８・・・第１の半導体層、９・・・基板、１０・・・第
２の半導体層、１１・・・アース電極、１２・・・電極
、Ｑｌ 、 Ｑ２・・・トランジスタ 代理人 森 本 義 弘 第１図 第２図 第５図 ＶＨＶｔ
Claims (1)
- 【特許請求の範囲】 １、一方の導電型の半導体基板上に、他方の導電型の第
１の半導体層を形成し、この第１の半導体層上に、一方
の導電型の第２の半導体層を形成し、この第２の半導体
層の両端部に、所定深さの電極を各々形成し、前記第２
の半導体層に、少なくとも１個のトランジスタを形成し
た半導体装置。 ２、電極の底面が半導体基板表面に達している特許請求
の範囲第１項記載の半導体装置。 ３、電極の底面が第１の半導体層中に達している特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148906A JPS629665A (ja) | 1985-07-05 | 1985-07-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148906A JPS629665A (ja) | 1985-07-05 | 1985-07-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629665A true JPS629665A (ja) | 1987-01-17 |
Family
ID=15463309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148906A Pending JPS629665A (ja) | 1985-07-05 | 1985-07-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629665A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148388A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Semiconductor integrated circuit device |
| JPS58192359A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-07-05 JP JP60148906A patent/JPS629665A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148388A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Semiconductor integrated circuit device |
| JPS58192359A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
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