JPS6298752A - 半導体パツケ−ジ - Google Patents
半導体パツケ−ジInfo
- Publication number
- JPS6298752A JPS6298752A JP60240064A JP24006485A JPS6298752A JP S6298752 A JPS6298752 A JP S6298752A JP 60240064 A JP60240064 A JP 60240064A JP 24006485 A JP24006485 A JP 24006485A JP S6298752 A JPS6298752 A JP S6298752A
- Authority
- JP
- Japan
- Prior art keywords
- pins
- leads
- die pad
- adjoining
- pitch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、合成樹脂を基材とする所謂銅張積層板等の
電気回路基板（５）を使用してダイパッド（１）及び電
極引出し用のリード（２）（電極用回路）をエツチング
形成し、リード（２）の端部にピン（３）（電極の接続
用端子となる）を挿入し裏面に突設して成る半導体パッ
ケージに関する。
電気回路基板（５）を使用してダイパッド（１）及び電
極引出し用のリード（２）（電極用回路）をエツチング
形成し、リード（２）の端部にピン（３）（電極の接続
用端子となる）を挿入し裏面に突設して成る半導体パッ
ケージに関する。
（従来技術）
従来、半導体パッケージで、１００ピンを越えるような
多ビンに対応したものとしてピングリッドアレイ （Ｐ
ＧＡ）と呼ばれる半導体パッケージがある。第４図はそ
の概略図で、図面の記号は上記説明と同一の内容を示す
。ダイパッド（１）の上には半導体素子（図示せず）を
登載し、金線等で半導体素子の端子部とリード（２）の
端部をワイヤボンディングするものである。そして、こ
のように半導体素子を実装したのち、ピン（３）を母基
板の回路面に挿入して該母基板にセットするのに使用さ
れるものである。尚、この図示例では、図面の理解を容
易にするためにリード（２）及びピン（３）の数を少な
くして表示している。
多ビンに対応したものとしてピングリッドアレイ （Ｐ
ＧＡ）と呼ばれる半導体パッケージがある。第４図はそ
の概略図で、図面の記号は上記説明と同一の内容を示す
。ダイパッド（１）の上には半導体素子（図示せず）を
登載し、金線等で半導体素子の端子部とリード（２）の
端部をワイヤボンディングするものである。そして、こ
のように半導体素子を実装したのち、ピン（３）を母基
板の回路面に挿入して該母基板にセットするのに使用さ
れるものである。尚、この図示例では、図面の理解を容
易にするためにリード（２）及びピン（３）の数を少な
くして表示している。
然るに実際の使用例によると第３図の例の如く、何周に
もピン（３）を配置して多数のリード（２）を使用出来
る高密度の半導体パンケージとしている。ところが、こ
のように高密度の半導体パッケージとするとリード（２
）のエッテチング形成が困難であり、且つリード（２）
間の短絡等により信頼性の高いものが作りにくいという
欠点があった。また、たとえ、ビン（３）の配置が第２
図の如（−周のみのものであっても、電気回路基板（５
）が方形のものであって、ビン（３）の配置も方形にす
る関係上四隅におけるビン（３）の間隔がせまくなり、
隣接するリード（２）のエソテチング形成が困難であり
、且つリード（２）間の短絡等により信頼性の高いもの
が作りにくいという欠点があった。
もピン（３）を配置して多数のリード（２）を使用出来
る高密度の半導体パンケージとしている。ところが、こ
のように高密度の半導体パッケージとするとリード（２
）のエッテチング形成が困難であり、且つリード（２）
間の短絡等により信頼性の高いものが作りにくいという
欠点があった。また、たとえ、ビン（３）の配置が第２
図の如（−周のみのものであっても、電気回路基板（５
）が方形のものであって、ビン（３）の配置も方形にす
る関係上四隅におけるビン（３）の間隔がせまくなり、
隣接するリード（２）のエソテチング形成が困難であり
、且つリード（２）間の短絡等により信頼性の高いもの
が作りにくいという欠点があった。
（発明の目的）
この発明は上記の点に鑑みてなされたものであり、その
目的とするところは、リード（２）のエソテチング形成
が容易であり、リード（２）間の短絡等のない信頼性の
高い半導体パッケージを提供せんとするものである。
目的とするところは、リード（２）のエソテチング形成
が容易であり、リード（２）間の短絡等のない信頼性の
高い半導体パッケージを提供せんとするものである。
（発明の開示）
この発明の要旨とするところは、合成樹脂を基材とする
電気回路基板（５）を使用してダイパッド（１）及び電
極引出し用のリード（２）（電極用回路）をエツチング
形成し、リード（２）の端部にビン（３）（電極の接続
用端子となる）を挿入し裏面に突設して成る半導体パッ
ケージにおいて、ビン（３）の配列を、半導体素子の登
載部であるダイバンド（１）を中心として、円形に配置
し、リード（２）をダイパッド（１）からビン（３）に
至ように放射状に配置して成ることを特徴とする半導体
パッケージである。
電気回路基板（５）を使用してダイパッド（１）及び電
極引出し用のリード（２）（電極用回路）をエツチング
形成し、リード（２）の端部にビン（３）（電極の接続
用端子となる）を挿入し裏面に突設して成る半導体パッ
ケージにおいて、ビン（３）の配列を、半導体素子の登
載部であるダイバンド（１）を中心として、円形に配置
し、リード（２）をダイパッド（１）からビン（３）に
至ように放射状に配置して成ることを特徴とする半導体
パッケージである。
以下、この発明を図示せる一実施例にもとすいて説明す
る。
る。
第１図に示すのはこの発明の一実施例である。電気回路
基板（５）は合成樹脂製の積層板を利用して形成されて
いる。
基板（５）は合成樹脂製の積層板を利用して形成されて
いる。
図面において、（１）はダイパッド、（２）はリード、
（３）はビンで、裏面に突出せしめられている。ダイパ
ッド（１）は従来のものと何等かわりなく、例えば従来
のものの場合と同じ大きさに形成される。ビン（３）は
電気回路基板（５）の外周部に放射状且つ二重の円形配
置に形成されている。
（３）はビンで、裏面に突出せしめられている。ダイパ
ッド（１）は従来のものと何等かわりなく、例えば従来
のものの場合と同じ大きさに形成される。ビン（３）は
電気回路基板（５）の外周部に放射状且つ二重の円形配
置に形成されている。
ビン（３）は一つおきに内周側と外周側の円周上に配置
されている。このようにビン（３）は円周上に配置され
ているので隣接するビン（３）間の間隔が一定となりビ
ン（３）に至り一層（２）のエッテチング形成も容易で
あり、隣接するビン（３）同志や、リード（２）間に短
絡が生じにくいのである。とくにこの実施例の如くビン
（３）を一つおきの二重の円形配置に形成しておくと周
方向のみならず、半径方向の間隔も十分にとれ、隣接す
るビン（３）同志や、リード（２）間に短絡が一層起こ
りにくいのである。
されている。このようにビン（３）は円周上に配置され
ているので隣接するビン（３）間の間隔が一定となりビ
ン（３）に至り一層（２）のエッテチング形成も容易で
あり、隣接するビン（３）同志や、リード（２）間に短
絡が生じにくいのである。とくにこの実施例の如くビン
（３）を一つおきの二重の円形配置に形成しておくと周
方向のみならず、半径方向の間隔も十分にとれ、隣接す
るビン（３）同志や、リード（２）間に短絡が一層起こ
りにくいのである。
また、この電気回路基板（５）として合成樹脂製の積層
板を使用しているので、セラミック基板（セラミックに
導電性ペーストを印刷したもの）を使用した場合に比較
して、母基板に対してビン（３）を抜き差しする場合等
に変形時の応力がビン（３）と電気回路基板（５）間に
生じやすいけれども、ビン（３）の配置が円周上への配
置であるので、従来の方形配置の場合よりも各ビン（３
）に等しく応力が分配されて変形に対する抵抗も強くな
っている。また、このような応力は電気回路基板（５）
が登載している半導体素子の発熱による熱変形により生
じるがこの場合においてもビン（３）の配置が円周上へ
の配置であるので、従来の方形配置の場合よりも各ビン
（３）に等しく応力が分配されて変形に対する抵抗も強
くなっているのである。
板を使用しているので、セラミック基板（セラミックに
導電性ペーストを印刷したもの）を使用した場合に比較
して、母基板に対してビン（３）を抜き差しする場合等
に変形時の応力がビン（３）と電気回路基板（５）間に
生じやすいけれども、ビン（３）の配置が円周上への配
置であるので、従来の方形配置の場合よりも各ビン（３
）に等しく応力が分配されて変形に対する抵抗も強くな
っている。また、このような応力は電気回路基板（５）
が登載している半導体素子の発熱による熱変形により生
じるがこの場合においてもビン（３）の配置が円周上へ
の配置であるので、従来の方形配置の場合よりも各ビン
（３）に等しく応力が分配されて変形に対する抵抗も強
くなっているのである。
（発明の効果）
以上のようにこの発明による半導体パッケージによれば
、ビン（３）は円周上に配置されているので隣接するビ
ン（３）間の間隔が一定となりビン（３）に至リード（
２）のエッテチング形成も容易であり、隣接するビン（
３）同志や、リード（２）間に短絡が生じにくいのであ
る。また、電気回路基板（５）として合成樹脂製の積層
板を基材とするものを使用していても、ビン（３）の配
置が円周上への配置であるので、変形時に生ずる応力が
、従来の方形配置の場合に比較して各ビン（３）に等し
く分配され変形に対する抵抗が強くなっているのである
。このようにしてこの発明による半導体パッケージは使
用時の信頼性が合成樹脂を基材とする電気回路基板（５
）を使用するものであるにかかわらず、優れているので
ある。
、ビン（３）は円周上に配置されているので隣接するビ
ン（３）間の間隔が一定となりビン（３）に至リード（
２）のエッテチング形成も容易であり、隣接するビン（
３）同志や、リード（２）間に短絡が生じにくいのであ
る。また、電気回路基板（５）として合成樹脂製の積層
板を基材とするものを使用していても、ビン（３）の配
置が円周上への配置であるので、変形時に生ずる応力が
、従来の方形配置の場合に比較して各ビン（３）に等し
く分配され変形に対する抵抗が強くなっているのである
。このようにしてこの発明による半導体パッケージは使
用時の信頼性が合成樹脂を基材とする電気回路基板（５
）を使用するものであるにかかわらず、優れているので
ある。
第１図はこの発明の一実施例を示す平面図、第２図及び
第３図は従来例を示す平面図、第４図は従来例を示す斜
視図である。 （１）はダイパッド、（２）はリード、（３）はビン。
第３図は従来例を示す平面図、第４図は従来例を示す斜
視図である。 （１）はダイパッド、（２）はリード、（３）はビン。
Claims (1)
- （１）合成樹脂を基材とする電気回路基板（５）を使用
してダイパッド（１）及び電極引出し用のリード（２）
をエッチング形成し、リード（２）の端部にピン（３）
を挿入し裏面に突設して成る半導体パッケージにおいて
、ピン（３）の配列を、半導体素子の登載部であるダイ
パッド（１）を中心として、円形に配置し、リード（２
）をダイパッド（１）からピン（３）に至ように放射状
に配置して成ることを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240064A JPS6298752A (ja) | 1985-10-25 | 1985-10-25 | 半導体パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240064A JPS6298752A (ja) | 1985-10-25 | 1985-10-25 | 半導体パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298752A true JPS6298752A (ja) | 1987-05-08 |
Family
ID=17053947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60240064A Pending JPS6298752A (ja) | 1985-10-25 | 1985-10-25 | 半導体パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093282A (en) * | 1988-04-13 | 1992-03-03 | Kabushiki Kaisha Toshiba | Method of making a semiconductor device having lead pins and a metal shell |
-
1985
- 1985-10-25 JP JP60240064A patent/JPS6298752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093282A (en) * | 1988-04-13 | 1992-03-03 | Kabushiki Kaisha Toshiba | Method of making a semiconductor device having lead pins and a metal shell |
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