JPS63100571A - 極性相関器 - Google Patents
極性相関器Info
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- JPS63100571A JPS63100571A JP24687086A JP24687086A JPS63100571A JP S63100571 A JPS63100571 A JP S63100571A JP 24687086 A JP24687086 A JP 24687086A JP 24687086 A JP24687086 A JP 24687086A JP S63100571 A JPS63100571 A JP S63100571A
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- shift register
- data
- signal
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、例えばスペックル速度計などに適用実施さ
れる技術であって、２系統の２値化信号につき相互相関
関数を求めるのに用いられる極性相関器に関する。
れる技術であって、２系統の２値化信号につき相互相関
関数を求めるのに用いられる極性相関器に関する。
〈従来の技術〉
従来、移動物体の速度等を非接触で測定するものとして
スペックル速度計がある。
スペックル速度計がある。
第９図はこのスペックル速度計の原理を示し、速度Ｖで
移動する物体２にレーザ光１が照射されている。この物
体２での反射光は散乱して空間に広がるが、この散乱光
はレーザ光１のコヒーレンス性により明暗の鮮明なスペ
ックルパターンとなる。このスペックルパターンは前記
物体２の移動と同時に移動し、この移動するスペックル
パターンが移動方向に沿って並ぶ２個の受光部３．４で
検出されるようになっている。
移動する物体２にレーザ光１が照射されている。この物
体２での反射光は散乱して空間に広がるが、この散乱光
はレーザ光１のコヒーレンス性により明暗の鮮明なスペ
ックルパターンとなる。このスペックルパターンは前記
物体２の移動と同時に移動し、この移動するスペックル
パターンが移動方向に沿って並ぶ２個の受光部３．４で
検出されるようになっている。
各受光部３，４ではそれぞれ受光信号をアナログ電気量
に変換した後、これをコンパレータで２値化して２値化
信号を生成するが、この場合、受光部４で得る２値化信
号（以下、「遅れ信号」という）は受光部３で得る２値
化信号（以下、「先行信号」という）に対しある遅れ時
間で４だけ遅れて検出されることになる。
に変換した後、これをコンパレータで２値化して２値化
信号を生成するが、この場合、受光部４で得る２値化信
号（以下、「遅れ信号」という）は受光部３で得る２値
化信号（以下、「先行信号」という）に対しある遅れ時
間で４だけ遅れて検出されることになる。
かくして先行信号は第１０図に示す如く、ＮＩビット分
だけメモリ５に、また遅れ信号の方はＮ２ビット分（た
だしＮ２ ＞Ｎｌ ）だけ他のメモリ６に、それぞれあ
るサンプル周期Ｔで同時に取り込まれた後、−敗判別回
路７により先行信号の各ビットデータと遅れ信号の所定
の各ビットデータとが比較されて各データ内容の一致、
不−敗が判別される。
だけメモリ５に、また遅れ信号の方はＮ２ビット分（た
だしＮ２ ＞Ｎｌ ）だけ他のメモリ６に、それぞれあ
るサンプル周期Ｔで同時に取り込まれた後、−敗判別回
路７により先行信号の各ビットデータと遅れ信号の所定
の各ビットデータとが比較されて各データ内容の一致、
不−敗が判別される。
この場合にまず先行信号の１〜Ｎ、ビット目のデータと
遅れ信号の１〜Ｎ１ビツト目のデータとの一致判別が行
われ、その結果、データ内容が一致したビット数をカウ
ンタ８で計数することで一致度数（相関度数）Ｘが求め
られる。
遅れ信号の１〜Ｎ１ビツト目のデータとの一致判別が行
われ、その結果、データ内容が一致したビット数をカウ
ンタ８で計数することで一致度数（相関度数）Ｘが求め
られる。
この値Ｘはメモリ６０時間シフトがゼロのとき（図中、
Ｋ＝Ｏで示す）の相関値を意味する。
Ｋ＝Ｏで示す）の相関値を意味する。
つき゛にメモリ５の１〜Ｎ、ビット目のデータとメモリ
６の２〜（Ｎｌ＋１）ビット目のデータとの間の一致判
別が行われ、その一致度数Ｘ、すなわちメモリ６の時間
シフトがＴのとき（Ｋ＝１）の相関値がカウンタ８の計
数動作により求められる。
６の２〜（Ｎｌ＋１）ビット目のデータとの間の一致判
別が行われ、その一致度数Ｘ、すなわちメモリ６の時間
シフトがＴのとき（Ｋ＝１）の相関値がカウンタ８の計
数動作により求められる。
以下同様にして、時間シフトがＴＸｊ（ただしｊ・０．
１．２．・・・・）のときの相関値が求められ、その結
果、第１１図に示すように相関ビークＰをもつ相関曲線
９が得られる。そしてこの相関曲線９によって前記相関
ビークＰまでの遅れ時間τ４が求められ、例えばこの遅
れ時間で４をつぎの０式に代入することで物体２の速度
Ｖを算出できる。
１．２．・・・・）のときの相関値が求められ、その結
果、第１１図に示すように相関ビークＰをもつ相関曲線
９が得られる。そしてこの相関曲線９によって前記相関
ビークＰまでの遅れ時間τ４が求められ、例えばこの遅
れ時間で４をつぎの０式に代入することで物体２の速度
Ｖを算出できる。
ｖ＝ｋ・□・・・・■
τ４
なお上式中、ｄは受光部３．４間の距離、には定数であ
る。
る。
〈発明が解決しようとする問題点〉
ところが上記方式の場合、先行信号および遅れ信号につ
き必要なデータ量をメモリ５．６に取り込んだ後にデー
タ入力を禁止して、メモリドライブによる相関処理を行
うため、相関ピークの検出に時間がかかり、殊にリアル
タイムによる高速処理が困難であるという問題がある。
き必要なデータ量をメモリ５．６に取り込んだ後にデー
タ入力を禁止して、メモリドライブによる相関処理を行
うため、相関ピークの検出に時間がかかり、殊にリアル
タイムによる高速処理が困難であるという問題がある。
この発明は、上記問題を解消するためのものであって、
２個のシフトレジスタを用いて相関処理を行うことによ
り、相関ピークの検出時間の短縮化をはかると共に、リ
アルタイムによる高速処理を可能とした新規な極性相関
器を提供することを目的とする。
２個のシフトレジスタを用いて相関処理を行うことによ
り、相関ピークの検出時間の短縮化をはかると共に、リ
アルタイムによる高速処理を可能とした新規な極性相関
器を提供することを目的とする。
く問題点を解決するための手段〉
上記目的を達成するため、この発明では、２系統の２値
化信号につき相互相関関数を求めるための極性相関器で
あって、 各２値化信号データを直列に取り込むための第１．第２
のシフトレジスタと、 各シフトレジスタを駆動するクロック信号を発生させる
ための周波数が可変な可変クロック発生部と、 第１のシフトレジスタの直列出力にかかる最終ビットの
データと第２のシフトレジスタの並列出力にかかる複数
ビットのデータとをそれぞれ対比してデータ内容の一致
判別を行うための一致判別部と、 この一致判別部による一致度数を第２のシフトレジスタ
の各ビット毎に計数するためのカウンタ群とを具備させ
ることにした。
化信号につき相互相関関数を求めるための極性相関器で
あって、 各２値化信号データを直列に取り込むための第１．第２
のシフトレジスタと、 各シフトレジスタを駆動するクロック信号を発生させる
ための周波数が可変な可変クロック発生部と、 第１のシフトレジスタの直列出力にかかる最終ビットの
データと第２のシフトレジスタの並列出力にかかる複数
ビットのデータとをそれぞれ対比してデータ内容の一致
判別を行うための一致判別部と、 この一致判別部による一致度数を第２のシフトレジスタ
の各ビット毎に計数するためのカウンタ群とを具備させ
ることにした。
く作用〉
可変クロック発生部はある周波数のクロック信号を発生
させて第１．第２のシフトレジスタを駆動する。これに
より各シフトレジスタは２系統の２値化信号を取り込む
と共に、第１のシフトレジスタは直列出力にかかる最終
ビットのデータを、また第２のシフトレジスタは並列出
力にかかる複数ビットのデータを、それぞれ一致判別部
に与える。一致判別部ではそれぞれデータ間のデータ内
容の一致判別を行い、その一致度数が第２のシフトレジ
スタの各ビット毎にカウンタ群により計数される。
させて第１．第２のシフトレジスタを駆動する。これに
より各シフトレジスタは２系統の２値化信号を取り込む
と共に、第１のシフトレジスタは直列出力にかかる最終
ビットのデータを、また第２のシフトレジスタは並列出
力にかかる複数ビットのデータを、それぞれ一致判別部
に与える。一致判別部ではそれぞれデータ間のデータ内
容の一致判別を行い、その一致度数が第２のシフトレジ
スタの各ビット毎にカウンタ群により計数される。
かくしてこのカウンタ群の計数動作で一致度数分布が得
られ、またこの−成度数分布から相関ピークを検出する
ことができる。
られ、またこの−成度数分布から相関ピークを検出する
ことができる。
従ってこの発明によれば、相関処理をリアルタイムで実
行し得、従来例に比較して相関ピークの検出時間が大幅
に短縮化される。
行し得、従来例に比較して相関ピークの検出時間が大幅
に短縮化される。
〈実施例〉
第１図はこの発明の一実施例にかかる極性相関器の回路
構成例を示すもので、先行信号の２値データ列が直列入
力される第１のシフトレジスタ１１と、前記先行信号に
対しある時間遅れτ４を有する遅れ信号の２値データ列
が直列入力される第２のシフトレジスタ１２とを含んで
いる。
構成例を示すもので、先行信号の２値データ列が直列入
力される第１のシフトレジスタ１１と、前記先行信号に
対しある時間遅れτ４を有する遅れ信号の２値データ列
が直列入力される第２のシフトレジスタ１２とを含んで
いる。
各シフトレジスタ１１．１２は、可変クロック発生部１
０が発生するクロック信号ＣＫのタイミングによって動
作せられ、第１のシフトレジスタ１１にはＮ１ビット分
の２値データが、第２のシフトレジスタ１２にはＮｚ
（ＮＺ ＜Ｎ、）ビット分の２値データが、それぞれ
取り込まれる。
０が発生するクロック信号ＣＫのタイミングによって動
作せられ、第１のシフトレジスタ１１にはＮ１ビット分
の２値データが、第２のシフトレジスタ１２にはＮｚ
（ＮＺ ＜Ｎ、）ビット分の２値データが、それぞれ
取り込まれる。
前記可変クロック発生器１０は、その詳細は後述するが
、前記遅れ時間τ４がクロック数で一定値ＫＰ（例えば
１００個）となるようクロック信号ＣＫの周波数ｆｃＫ
が可変設定される。
、前記遅れ時間τ４がクロック数で一定値ＫＰ（例えば
１００個）となるようクロック信号ＣＫの周波数ｆｃＫ
が可変設定される。
第２図（１）は各シフトレジスタ１１．１２の関係を示
しており、第１のシフトレジスタ１１に先行信号の構成
データＡＩ＋Ａ２＋・・・・が順次直列入力されるのに
対し、第２のシフトレジスタ１２には前記先行信号に対
しクロック数でに、に相当する遅れ時間τ４だけ遅れて
遅れ信号が直列入力される。なお遅れ時間τ、は、クロ
ック信号ＣＫの周期をＴとすると、τａ ＝Ｔ ｘ Ｋ
ｐとなる。
しており、第１のシフトレジスタ１１に先行信号の構成
データＡＩ＋Ａ２＋・・・・が順次直列入力されるのに
対し、第２のシフトレジスタ１２には前記先行信号に対
しクロック数でに、に相当する遅れ時間τ４だけ遅れて
遅れ信号が直列入力される。なお遅れ時間τ、は、クロ
ック信号ＣＫの周期をＴとすると、τａ ＝Ｔ ｘ Ｋ
ｐとなる。
第１のシフトレジスタ１１は取り込んだ２値データを直
列出力し、また第２のシフトレジスタ１２は取り込んだ
２値データを並列出力するもので、第１のシフトレジス
タ１１の直列出力にかかる最終ビットのデータと第２の
シフトレジスタ１２の並列出力にかかる全ビットのデー
タとが一致判別部１３に与えられてデータ間の一致、不
一致が判別される。なお前記一致判別部１３は例えばエ
クスクル−シブ・ノア回路等を用いて構成される。
列出力し、また第２のシフトレジスタ１２は取り込んだ
２値データを並列出力するもので、第１のシフトレジス
タ１１の直列出力にかかる最終ビットのデータと第２の
シフトレジスタ１２の並列出力にかかる全ビットのデー
タとが一致判別部１３に与えられてデータ間の一致、不
一致が判別される。なお前記一致判別部１３は例えばエ
クスクル−シブ・ノア回路等を用いて構成される。
第２図（２）はこの一致判別部１３０判別動作を示すも
ので、第１のシフトレジスタ１１には先行信号の構成デ
ータＡ、。１〜Ａ ｚ＊Ｊが、また第２のシフトレジス
タ１２には遅れ信号の構成データＡＩ ＊ 、Ｎ＋ ＊
Ｋｐ ） −（Ｎよ−１）〜 Ａ、。Ｎ、−Ｋｐが、
それぞれ取り込まれている。また一致判別部１３には第
１のシフトレジスタ１１より直列出力にかかる最終ビッ
トのデータ＾１が、また第２のシフトレジスタ１２より
並列出力にかかる全ビットのデータＡ （ｉ中用量に、
）−（Ｎ、−１）ゞ Ａｉ中Ｎ、−むが、それぞれ与え
られ、これらデータ間でデータ内容の一致判別が行われ
る。
ので、第１のシフトレジスタ１１には先行信号の構成デ
ータＡ、。１〜Ａ ｚ＊Ｊが、また第２のシフトレジス
タ１２には遅れ信号の構成データＡＩ ＊ 、Ｎ＋ ＊
Ｋｐ ） −（Ｎよ−１）〜 Ａ、。Ｎ、−Ｋｐが、
それぞれ取り込まれている。また一致判別部１３には第
１のシフトレジスタ１１より直列出力にかかる最終ビッ
トのデータ＾１が、また第２のシフトレジスタ１２より
並列出力にかかる全ビットのデータＡ （ｉ中用量に、
）−（Ｎ、−１）ゞ Ａｉ中Ｎ、−むが、それぞれ与え
られ、これらデータ間でデータ内容の一致判別が行われ
る。
この第１．第２の各シフトレジスタ１１゜１２にクロッ
ク信号ＣＫが１個与えられると、各シフトレジスタ１１
．１２は１ビツトだけシフト動作して第２図（３）の状
態に移行し、一致判別部１３には第１のシフトレジスタ
１１よりっぎの直列出力データＡ ｉ＋１が、また第２
のシフトレジスタ１２よりつぎの各並列出力データＡ
（ｉφＮ、 ＊Ｋｐ） −（Ｎ、−１１’ｌ”’Ａ ｉ
＋Ｎ、−Ｘ、４１が八それぞれ与えられる。
ク信号ＣＫが１個与えられると、各シフトレジスタ１１
．１２は１ビツトだけシフト動作して第２図（３）の状
態に移行し、一致判別部１３には第１のシフトレジスタ
１１よりっぎの直列出力データＡ ｉ＋１が、また第２
のシフトレジスタ１２よりつぎの各並列出力データＡ
（ｉφＮ、 ＊Ｋｐ） −（Ｎ、−１１’ｌ”’Ａ ｉ
＋Ｎ、−Ｘ、４１が八それぞれ与えられる。
上記一致判別部１３の判別結果はカウンタ群１４に与え
られ、第２のシフトレジスタ１２の各ビットについての
一致度数がカウンタ群１４を構成する複数個（ｒ’ｙ
ｚ個）のカウンタ１５によってそれぞれ計数される。
られ、第２のシフトレジスタ１２の各ビットについての
一致度数がカウンタ群１４を構成する複数個（ｒ’ｙ
ｚ個）のカウンタ１５によってそれぞれ計数される。
なお第２図（２） ｆ３）にはこのカウンタ群１４によ
る計数結果を直交座標上に示しである。この直交座標は
横軸に第２のシフトレジスタ１２の各ビット位置く前記
時間シフトＫに相当する）をとり、縦軸に一致度数（相
関度数）をとったものであり、ＫがＮ＋−Ｎｚ＋１〜Ｎ
、の範囲内のＫｐの位置に一致度数（図中、斜線で示す
）が累積されている。
る計数結果を直交座標上に示しである。この直交座標は
横軸に第２のシフトレジスタ１２の各ビット位置く前記
時間シフトＫに相当する）をとり、縦軸に一致度数（相
関度数）をとったものであり、ＫがＮ＋−Ｎｚ＋１〜Ｎ
、の範囲内のＫｐの位置に一致度数（図中、斜線で示す
）が累積されている。
第３図（１）〜（３）は上記第１．第２の各シフトレジ
スタ１１．１２および一致判別部１３の具体構成例を、
その動作例と共に示しである。
スタ１１．１２および一致判別部１３の具体構成例を、
その動作例と共に示しである。
この実施例の場合、先行信号に対する遅れ信号の遅れ時
間τ４がクロック数でＫＰ ＝１００となるようクロッ
ク信号ＣＫの周波数ｒｃｘを可変設定すると共に、第１
シフトレジスタ１１には１０２ビツトの先行信号が、ま
た第２のシフトレジスタ１２には６ビツトの遅れ信号が
、それぞれ取り込まれるよう構成しである。
間τ４がクロック数でＫＰ ＝１００となるようクロッ
ク信号ＣＫの周波数ｒｃｘを可変設定すると共に、第１
シフトレジスタ１１には１０２ビツトの先行信号が、ま
た第２のシフトレジスタ１２には６ビツトの遅れ信号が
、それぞれ取り込まれるよう構成しである。
いま第３図（１）において、第１のシフトレジスタ１１
には先行信号の１０２ビツト分の構成データＡ１゜、〜
Ａ２゜２が取り込まれ、また第２のシフトレジスタ１２
には遅れ信号の６ビツト分の構成データＡ９７〜ＡｌＯ
２が取り込まれている。
には先行信号の１０２ビツト分の構成データＡ１゜、〜
Ａ２゜２が取り込まれ、また第２のシフトレジスタ１２
には遅れ信号の６ビツト分の構成データＡ９７〜ＡｌＯ
２が取り込まれている。
この第１．第２の各シフトレジスタ１１゜１２にクロッ
ク信号ＣＫが１個与えられて１ビツトだけシフト動作す
ると、各シフトレジスタ１１．１２および一致判別部１
３は第３図（２）に示す状態に移行する。すなわち第１
のシフトレジスタ１１に先行信号の構成データＡ１゜２
〜Ａ２゜。
ク信号ＣＫが１個与えられて１ビツトだけシフト動作す
ると、各シフトレジスタ１１．１２および一致判別部１
３は第３図（２）に示す状態に移行する。すなわち第１
のシフトレジスタ１１に先行信号の構成データＡ１゜２
〜Ａ２゜。
が、また第２のシフトレジスタ１２に遅れ信号の構成デ
ータＡ９ａ〜Ａ、。３が、それぞれ取り込まれると共に
、一致判別部１３には第１のシフトレジスタ１１より直
列出力にかかる最終ビットのデータＡ１゜１が、また第
２のシフトレジスタ１２より並列出力にかかる全ビット
のデータＡ９８〜ＡｌＯ３が与えられて、これらデータ
間の一致判別が行われる。
ータＡ９ａ〜Ａ、。３が、それぞれ取り込まれると共に
、一致判別部１３には第１のシフトレジスタ１１より直
列出力にかかる最終ビットのデータＡ１゜１が、また第
２のシフトレジスタ１２より並列出力にかかる全ビット
のデータＡ９８〜ＡｌＯ３が与えられて、これらデータ
間の一致判別が行われる。
第３図（３）は、上記第３図（２）の状態下にある各シ
フトレジスタ１１．１２がさらに１ビツトシフトした状
態を示しており、この場合には一致判別部１３は第１の
シフトレジスタ１１のつぎの直列出力データＡ１゜２に
つき第２のシフトレジスタ１２のつぎの各並列出力デー
タＡ９９〜Ａ１゜４との間で一致判別を行っている。
フトレジスタ１１．１２がさらに１ビツトシフトした状
態を示しており、この場合には一致判別部１３は第１の
シフトレジスタ１１のつぎの直列出力データＡ１゜２に
つき第２のシフトレジスタ１２のつぎの各並列出力デー
タＡ９９〜Ａ１゜４との間で一致判別を行っている。
第２のシフトレジスタ１２の各ビットについての一致度
数はカウンタ群１４を構成する各カウンタ１５によりそ
れぞれ個別に計数される。
数はカウンタ群１４を構成する各カウンタ１５によりそ
れぞれ個別に計数される。
この実施例の場合、前記遅れ時間τ４がクロック数でＫ
ｐ ＝１００に相当するよう設定されているから、同図
の直交座標で示す如く、理論上に＝１００の位置に一致
度数が累積されて、相関曲線の相関ピークが現れること
になる。
ｐ ＝１００に相当するよう設定されているから、同図
の直交座標で示す如く、理論上に＝１００の位置に一致
度数が累積されて、相関曲線の相関ピークが現れること
になる。
第４図はカウンタ群１４による実際の計数結果例を示す
。同図は、−成度数かに＝に、に相当する位ＷＫｐ＊ｓ
＊以外にも現れて累積され、その結果、Ｋ ｐｅａｋの
位置を中心としてその両側に広がる相関度数分布が生成
されることを示している。
。同図は、−成度数かに＝に、に相当する位ＷＫｐ＊ｓ
＊以外にも現れて累積され、その結果、Ｋ ｐｅａｋの
位置を中心としてその両側に広がる相関度数分布が生成
されることを示している。
このことは、第１のシフトレジスタ１１の出力として第
５図に示す如く、同一データ内容のビットデータ（同図
の場合、「Ｈ」レベルのビットデータ）がクロック信号
ＣＫの複数ピントにわたり連続するような場合、Ｋ ＝
Ｋ 、、にの位置のみならずＫ ” Ｋ ｐｏａｋ−
１の位置でも第２のシフトレジスタ１２の出力とデータ
内容が一致することとなって、−成度数が累積される結
果となることからも理解される。
５図に示す如く、同一データ内容のビットデータ（同図
の場合、「Ｈ」レベルのビットデータ）がクロック信号
ＣＫの複数ピントにわたり連続するような場合、Ｋ ＝
Ｋ 、、にの位置のみならずＫ ” Ｋ ｐｏａｋ−
１の位置でも第２のシフトレジスタ１２の出力とデータ
内容が一致することとなって、−成度数が累積される結
果となることからも理解される。
第１図に戻って、前記カウンタ群１４にはランチ部１６
とデータ出力部１７とが接続される。
とデータ出力部１７とが接続される。
ラッチ部１６はランチ回路で構成され、カウンタ群１４
を構成するいずれかカウンタ１５の計数容量が満杯状態
になったとき各カウンタ１５の最終ビットの内容をラッ
チしてコード化し、このビットパターンをデコーダ部１
８へ出力する。またデータ出力部１７は、例えば各カウ
ンタ１５の後段にＢＣＤカウンタを付加するなどして構
成され、各カウンタ１５の計数内容、すなわち−成度数
を出力する。
を構成するいずれかカウンタ１５の計数容量が満杯状態
になったとき各カウンタ１５の最終ビットの内容をラッ
チしてコード化し、このビットパターンをデコーダ部１
８へ出力する。またデータ出力部１７は、例えば各カウ
ンタ１５の後段にＢＣＤカウンタを付加するなどして構
成され、各カウンタ１５の計数内容、すなわち−成度数
を出力する。
第６図は、カウンタ群１４およびランチ部１６の動作の
推移を示している。
推移を示している。
同図中、（ａ）はある時刻ｔにおけるカウンタ群１４の
計数内容、すなわち−成度数分布を示しており、この時
点ではいずれのカウンタ１５の計数容量も満杯状態に至
っていない。この（ａ）の状態より時刻Δｔだけ経過す
ると、カウンタ群１４の計数内容は同図の（ｂ）のよう
になり、この時点ではに＝１００の位置のカウンタ１５
が満杯状態に達している。この状態における各カウンタ
１５の最終ビットは、前記に−１００の位置のカウンタ
１５のみが「１」であり、他の位置のカウンタ１５は「
０」である。
計数内容、すなわち−成度数分布を示しており、この時
点ではいずれのカウンタ１５の計数容量も満杯状態に至
っていない。この（ａ）の状態より時刻Δｔだけ経過す
ると、カウンタ群１４の計数内容は同図の（ｂ）のよう
になり、この時点ではに＝１００の位置のカウンタ１５
が満杯状態に達している。この状態における各カウンタ
１５の最終ビットは、前記に−１００の位置のカウンタ
１５のみが「１」であり、他の位置のカウンタ１５は「
０」である。
このようにいずれかカウンタ１５が満杯状態となると、
全カウンタ１５の最終ビットの内容がランチ部１６によ
りラッチされてビットパターンにコード化されると共に
、カウンタ群１４の内容がリセットされてつぎの計数動
作に待機する（第６図中、（ｃ）（ｄ）で示す）。
全カウンタ１５の最終ビットの内容がランチ部１６によ
りラッチされてビットパターンにコード化されると共に
、カウンタ群１４の内容がリセットされてつぎの計数動
作に待機する（第６図中、（ｃ）（ｄ）で示す）。
従って前記ビットパターンのコードから相関ピークの検
出が可能であり、この相関ピークの位置とこのときのク
ロック信号ＣＫの周期Ｔ（＝ １ ／ ｆ ＣＫ）とか
ら前記遅れ時間τ４を算出できる。
出が可能であり、この相関ピークの位置とこのときのク
ロック信号ＣＫの周期Ｔ（＝ １ ／ ｆ ＣＫ）とか
ら前記遅れ時間τ４を算出できる。
第７図は、可変クロック発生部１０の一構成例を示す。
この可変クロック発生部１０は前記遅れ時間τ４がクロ
ック数で一定値に、（例えば１００個）となるようクロ
ック周波数ｆＣＫを可変設定してクロック信号ＣＫを発
生させるためのものであり、図示例の場合、位相比較器
２０゜ローパスフィルタ２１．電圧制御発振器２２およ
び、カウンタ２３を含むＰＬＬループ（ＰｈａｓｅＬｏ
ｃｋｅｄ Ｌｏｏｐ ）をもって構成しである。
ック数で一定値に、（例えば１００個）となるようクロ
ック周波数ｆＣＫを可変設定してクロック信号ＣＫを発
生させるためのものであり、図示例の場合、位相比較器
２０゜ローパスフィルタ２１．電圧制御発振器２２およ
び、カウンタ２３を含むＰＬＬループ（ＰｈａｓｅＬｏ
ｃｋｅｄ Ｌｏｏｐ ）をもって構成しである。
前記位相比較器２０には基準周波数ｆ０の基準信号が、
またカウンタ２３には分周比ｒが、それぞれ与えられる
もので、この可変クロック発生部１０は基準周波数ｆ０
の倍率を分周比ｒによって変えることによって、クロッ
ク周波数ｆｃｘ （”ｒ ’ ｆｏ ）を変化させてい
る。
またカウンタ２３には分周比ｒが、それぞれ与えられる
もので、この可変クロック発生部１０は基準周波数ｆ０
の倍率を分周比ｒによって変えることによって、クロッ
ク周波数ｆｃｘ （”ｒ ’ ｆｏ ）を変化させてい
る。
なお上記構成のうちカウンタ２３はクロック信号ＧＫを
分周比ｒで分周してこれを位相比較器２０に与える。位
相比較器２０はカウンタ２３が出力する周波数がｆｃｘ
／ｒの信号と基準周波数ｆ０をもつ基準信号との位相を
比較してその位相差に応じた電圧を発生させる。ローパ
スフィルタ２１は位相比較器２０からの信号入力を平滑
化し、電圧制御発振器２２は入力電圧の大きさに応じた
周波数ｆｅｗ （＝ｒ−ｆｏ ）を発振させてクロック
信号ＣＫを発生させる。
分周比ｒで分周してこれを位相比較器２０に与える。位
相比較器２０はカウンタ２３が出力する周波数がｆｃｘ
／ｒの信号と基準周波数ｆ０をもつ基準信号との位相を
比較してその位相差に応じた電圧を発生させる。ローパ
スフィルタ２１は位相比較器２０からの信号入力を平滑
化し、電圧制御発振器２２は入力電圧の大きさに応じた
周波数ｆｅｗ （＝ｒ−ｆｏ ）を発振させてクロック
信号ＣＫを発生させる。
第８図は、前記分周比ｒの決定方法を示しており、以下
、同図を用いて第１図の装置例の動作を説明する。
、同図を用いて第１図の装置例の動作を説明する。
第８図において、ｒｏは初期データとして可変クロック
発生部１０に与えられる初期分周比であり、可変クゴソ
ク発生部１０は所期時はこの初期分周比ｒ０に基づき、
それ以降は更新された分周比ｒに基づきクロック周波数
ｆｃＫを決定して、クロック信号ＣＫを信号処理部２４
へ与える。この信号処理部２４は前記第１．第２の各シ
フトレジスタ１１，１２．一致判別部１３、カウンタ群
１５等に対応しており、各シフトレジスタ１１．１２は
クロック信号ＣＫのタイミングに合わせて先行信号や遅
れ信号を取り込むと共に、第１のシフトレジスタ１１は
直列出力にかかる最終ビットデータを、また第２のシフ
トレジスタ１２は並列出力にかかる複数ビットデータを
、それぞれ一致判別部１３に与える。
発生部１０に与えられる初期分周比であり、可変クゴソ
ク発生部１０は所期時はこの初期分周比ｒ０に基づき、
それ以降は更新された分周比ｒに基づきクロック周波数
ｆｃＫを決定して、クロック信号ＣＫを信号処理部２４
へ与える。この信号処理部２４は前記第１．第２の各シ
フトレジスタ１１，１２．一致判別部１３、カウンタ群
１５等に対応しており、各シフトレジスタ１１．１２は
クロック信号ＣＫのタイミングに合わせて先行信号や遅
れ信号を取り込むと共に、第１のシフトレジスタ１１は
直列出力にかかる最終ビットデータを、また第２のシフ
トレジスタ１２は並列出力にかかる複数ビットデータを
、それぞれ一致判別部１３に与える。
一致判別部１３ではそれぞれデータ間のデータ内容の一
致判別が行われ、その−成度数が第２のシフトレジスタ
１２の各ビット毎にカウンタ群１４の各カウンタ１５に
より計数される。
致判別が行われ、その−成度数が第２のシフトレジスタ
１２の各ビット毎にカウンタ群１４の各カウンタ１５に
より計数される。
これらカウンタ１５の計数動作により一致度数分布が得
られ、この−成度数分布がラッチ部１６でラッチされる
と、このラッチ内容がビットパターンとしてコード化さ
れる。
られ、この−成度数分布がラッチ部１６でラッチされる
と、このラッチ内容がビットパターンとしてコード化さ
れる。
かくてこのビットパターンのコードから相関ピークの検
出が可能であり、例えばこの相関ピークの位置とこのと
きのクロック信号ＣＫの周期Ｔ（＝１／ｆＣＫ）とから
前記遅れ時間τ、を算出する。
出が可能であり、例えばこの相関ピークの位置とこのと
きのクロック信号ＣＫの周期Ｔ（＝１／ｆＣＫ）とから
前記遅れ時間τ、を算出する。
前記ビットパターンはデコーダ部１８で解読され、その
内容に応じて分周比ｒの制御量Δｒが割り付けられる。
内容に応じて分周比ｒの制御量Δｒが割り付けられる。
図示例では例えばに＝９９の位置が「１」となるビット
パターンを想定しており、この場合制御量Δｒとして＋
１が割り付けられる。この制御量Δｒを前回の分周比ｒ
に加算して新たに分周比ｒに更新され、これを可変クロ
ック発生部１０に与えることにより、この分周比ｒに基
づくクロック周波数ｆＣＫが決定されて、クロック信号
ＣＫが出力されることになる。
パターンを想定しており、この場合制御量Δｒとして＋
１が割り付けられる。この制御量Δｒを前回の分周比ｒ
に加算して新たに分周比ｒに更新され、これを可変クロ
ック発生部１０に与えることにより、この分周比ｒに基
づくクロック周波数ｆＣＫが決定されて、クロック信号
ＣＫが出力されることになる。
〈発明の効果〉
この発明は上記の如く、２系統の２値化信号を２個のシ
フトレジスタを含むハード回路を用いて相関処理を行う
ようにしたから、リアルタイムによる相関処理が可能と
なり、相関ピーク値の検出時間の短縮化を実現する等、
発明目的を達成した顕著な効果を奏する。
フトレジスタを含むハード回路を用いて相関処理を行う
ようにしたから、リアルタイムによる相関処理が可能と
なり、相関ピーク値の検出時間の短縮化を実現する等、
発明目的を達成した顕著な効果を奏する。
第１図はこの発明の一実施例にかかる極性相関器の回路
構成を示すブロック図、第２図はシフトレジスタおよび
一致判別部の動作を示す説明図、第３図はシフトレジス
タおよび一致判別部の具体構成例およびその動作例を示
す説明図、第４図はカウンタ群の計数にかかる相関度数
分布を示す説明図、第５図は第４図の相関度数分布の生
成理由を説明するためのタイムチャート、第６図はカウ
ンタ群およびラッチ部の動作の推移を示す説明図、第７
図は可変クロック発生部の回路構成例を示すブロック図
、第８図は可変クロック発生部における分周比の決定方
法を示す説明図、第９図はスペックル速度計の原理説明
図、第１０図は従来例の構成を示す説明図、第１１図は
相関曲線を示す説明図である。 １０・・・・可変クロック発生部 １１．１２・・・・シフトレジスタ １３・・・・一致判別部 １４・・・・カウンタ群 特許出 願人 立石電機株式会社 ７・］− 代理人 弁理士 鈴 木 由 充′、、、’ 、；
、：叉し 士十２）シコ ・フトレン２９ｈｗ−１疋４−１別舌
β−チ・イγ求斤を１吃−・２手続主甫正書く自発〉 昭和６１年１１月２７日 １、事件の表示 特願昭６１−２４６８７０号２、発
明の名称 極 性 相 関 器３、補正をする者 事件との関係 特許出願人 住所〒６１６京都市右京区花園土堂町１０番地名称（２
９４）立石電機株式会社 代表者 立 石 孝 雄 ４、代理人 を ｒＡ （ｉｔＮ、 −Ｋｐ）−（ＨＬ−１） Ｊに補正
。 （２）明細書第９頁１３行目ｒＡ（、ｉ＊Ｎ＋。Ｘｐ）
−ＩＮよ−１）Ｊを ’Ａ ＋ｉ。Ｎ、 −に、） −（Ｎよ−２，」に補正
。 （３）明細書第１０頁３行目ｒ Ａ （ｉｔＮ、４に、
）−（Ｎ、−＋）Ｊを ｒＡ、、□＋ −’ｐ） −（Ｈｚ−１） Ｊに補正。
構成を示すブロック図、第２図はシフトレジスタおよび
一致判別部の動作を示す説明図、第３図はシフトレジス
タおよび一致判別部の具体構成例およびその動作例を示
す説明図、第４図はカウンタ群の計数にかかる相関度数
分布を示す説明図、第５図は第４図の相関度数分布の生
成理由を説明するためのタイムチャート、第６図はカウ
ンタ群およびラッチ部の動作の推移を示す説明図、第７
図は可変クロック発生部の回路構成例を示すブロック図
、第８図は可変クロック発生部における分周比の決定方
法を示す説明図、第９図はスペックル速度計の原理説明
図、第１０図は従来例の構成を示す説明図、第１１図は
相関曲線を示す説明図である。 １０・・・・可変クロック発生部 １１．１２・・・・シフトレジスタ １３・・・・一致判別部 １４・・・・カウンタ群 特許出 願人 立石電機株式会社 ７・］− 代理人 弁理士 鈴 木 由 充′、、、’ 、；
、：叉し 士十２）シコ ・フトレン２９ｈｗ−１疋４−１別舌
β−チ・イγ求斤を１吃−・２手続主甫正書く自発〉 昭和６１年１１月２７日 １、事件の表示 特願昭６１−２４６８７０号２、発
明の名称 極 性 相 関 器３、補正をする者 事件との関係 特許出願人 住所〒６１６京都市右京区花園土堂町１０番地名称（２
９４）立石電機株式会社 代表者 立 石 孝 雄 ４、代理人 を ｒＡ （ｉｔＮ、 −Ｋｐ）−（ＨＬ−１） Ｊに補正
。 （２）明細書第９頁１３行目ｒＡ（、ｉ＊Ｎ＋。Ｘｐ）
−ＩＮよ−１）Ｊを ’Ａ ＋ｉ。Ｎ、 −に、） −（Ｎよ−２，」に補正
。 （３）明細書第１０頁３行目ｒ Ａ （ｉｔＮ、４に、
）−（Ｎ、−＋）Ｊを ｒＡ、、□＋ −’ｐ） −（Ｈｚ−１） Ｊに補正。
Claims (1)
- 【特許請求の範囲】 ２系統の２値化信号につき相互相関関数を求めるための
極性相関器であって、 各２値化信号データを直列に取り込むための第１、第２
のシフトレジスタと、 各シフトレジスタを駆動するクロック信号を発生させる
ための周波数が可変な可変クロック発生部と、 第１のシフトレジスタの直列出力にかかる最終ビットの
データと第２のシフトレジスタの並列出力にかかる複数
ビットのデータとをそれぞれ対比してデータ内容の一致
判別を行うための一致判別部と、 この一致判別部による一致度数を第２のシフトレジスタ
の各ビット毎に計数するためのカウンタ群とを具備して
成る極性相関器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24687086A JPS63100571A (ja) | 1986-10-16 | 1986-10-16 | 極性相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24687086A JPS63100571A (ja) | 1986-10-16 | 1986-10-16 | 極性相関器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100571A true JPS63100571A (ja) | 1988-05-02 |
Family
ID=17154953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24687086A Pending JPS63100571A (ja) | 1986-10-16 | 1986-10-16 | 極性相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100571A (ja) |
-
1986
- 1986-10-16 JP JP24687086A patent/JPS63100571A/ja active Pending
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