JPS63104288A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ回路に関する。

〔従来の技術〕

従来のメモリ回路は、複数のメモリを持つメモリ部と前
記メモリ部ヘアドレス信号を入力するアドレス端子と、
データ信号を入出力するデータ端子と、読み出しと書き
込みを制御する読み書き制御信号を入力する読み書き制
御端子とを含んで構成される。

次に、従来のメモリ回路について図面を参照して詳細に
説明する。

第６図は、従来のメモリ回路の一実施例を示すブロック
図である。

第６図に示すメモリ回路は、メモリ部１とデータ端子１
１と読み書き制御端子１２とアドレス端子１３とを含ん
でいる。また、データ信号１０１↓ は、データ端子１１からメモリ部１に入力される。

読み書き制御信号１０２は、読み書き制御端子１２より
メモリ部１に入力される。アドレス信号１０３は、アド
レス端子１３よりメモリ部１に入力される。

ここで、メモリ部１にパラレルデータを書き込む場合、
メモリ部１に、アドレス信号１３よりアドレスを、デー
タ信号１０１より、パラレルデータを、読み書き制御信
号１０２より書き込み状態を入力することにより、デー
タ信号１０１のパラレルデータがメモリに書き込まれる
。

次に、メモリ部１からパラレルデータを読み込む場合、
メモリ部１に、アドレス信号１０３よシアドレスを、読
み書き制御信号１０２より読み込み状態を入力すること
により、データ信号１０１のパラレルデータをデータ端
子１１より得ることができる。

〔解決しようとする問題点〕

上述した従来のメモリ回路は、パラレルデータが、ＣＰ
Ｕのワード単位になっているので、任意のビットよυ切
り出した個々並びに、連続するパラレルデータを読んだ
υ、書いたりするには、次のような方法を取らなければ
ならない。

個々のパラレルデータをメモリから読み込む場合、ＣＰ
Ｕは、パラレルデータをメモリから読み、切り出すビッ
ト数分シフトし、格納する。次に、連続するアドレスの
パラレルデータをメモリから読み、切シ出すビット数分
シフトして、先に格納したデータと論理和をとる。これ
で目的のパラレルデータを得る。連続したパラレルデー
タを読む場合は、先の読み込みを繰り返す。

個々のパラレルデータをメモリに書き込む場合、ＣＰＵ
は、書き込むパラレルデータを、切り出すビット数分シ
フトし、格納する。次に、連続した書き込むパラレルデ
ータを、切シ出すビット数分シフトして、先に格納した
データと論理和をとる。

得られたパラレルデータをメモリに書き込む。連続した
バラレリデータを書き込む場合は、先の書き込みを繰り
返す。

上記の読み込み、書き込み方法をとらなければ、任意の
ビットよシ切シ出した個々並びに、連続するパラレルデ
ータを読んだり、書いたりすることができないという欠
点があった。

〔問題点を解決するだめの手段〕

本発明Ｄメモリ回路は、データの各ビットに対応した複
数のメモリと、書き込みに際し、メモリ回路に入力され
るパラレルデータのビット位置をシフトして、前記メモ
リに供給し読み込みに際し前記メモリから得たパラレル
データをシフトするシフタ回路と、外部から入力される
アドレスを前記メモリに供給するアドレス回路と、デー
タの読み込み、書き込みに廃し前記シック回路にシフト
数を前記アドレス回路にアドレス位置を供給するＲ　Ｏ
Ｍ回路とを含んで構成される。

〔実施例〕

次に、本発明の実施例について、図面を参照して詳細に
説明する。

第１図は、本発明の一実施例を示すブロック図′である
。

第１図に示すメモリ回路は、ｎ（正の整数）個のメモリ
群５のメモ１月１）から（ｎ）とアドレス端子群３３の
アドレス端子（１）から（ｎ）と、データ端子群３１の
データ端子（１）から軸）と、読み書き制御端子群３２
の読み書き制御端子（１）から（ｎ）とを含むメモリ部
１と、データ端子群１１のデータ端子（１）から（ｒ＋
）と、データ端子群２１のデータ端子（１）から（ｎ）
と、シフト数端子群３４のシフト数端子（１）から（ｎ
）と、読み書き制御端子４２とを含むシフタ部２と、ア
ドレス端子１３と、アドレス端子群２３のアドレス端子
（１）から（ｎ）と、アドレス選択端子群２５のアドレ
ス選択端子（１）から（ｎ）と、アドレストリガ端子１
６とを含むアドレス部３と、ビット位置端子１４と読み
書き制御端子１２と、読み書き制御端子２２と、シフト
数端子群２４のシフト数端子（１）から（ｎ）とアドレ
ス選択端子群１５のアドレス選択端子（１）から（ｎ）
とを含む１０Ｍ部４とを含んで構成される。

第１図に示すメモリ回路は、読み書き制御端子群３２、
アドレス端子群２３，３３、データ端子群１１．２１，
３１、シフト数端子群２４，３４、アドレス選択端子群
１５．２５の各端子（１）から（ｎ）が信号の送受と接
続されるメモリ群５のメモリ（１）から（ｎ）に関して
、１対１に対応している。

以下、読み込みと書き込みに分けて説明する。

読み込みの場合、まず、シフトしたパラレルデータの各
ビットのアドレスは、各ビットデータが、パラレルデー
タ内で、回転移動するため、上位よリ下位に移動したビ
ットのアドレスは、移動前の次のアドレスになる。

第２図に、ビット位置信号１０４とシフト数信号２０４
を、第３図にビット位置信号１０４とアドレス選択信号
２０５の関係を示す。

まず、ＲＯＭ部４は、端子１４よシ入力されるビット位
置信号１０４と端子１２より入力される読み書き制御信
号１０２よシ、各ビットのシフト数を、シフト数信号２
０４として、端子群２４よ多出力し、ビット位置信号１
０４とアドレス選択信号２０５として端子群１５よ多出
力する。

シック部２は、端子群２１にｎビットのパラレルデータ
が、データ信号２０１として入力されると、端子群３４
に入力されるシフト数信号２０４に従ってシフトする。

得られるｎビットのパラレルデータが、データ信号１０
１として端子群１１より出力される。

アドレス部３は、端子１６によシ入力されたアドレスト
リガ信号１０６によシ、端子１３よシ入力されるアドレ
ス信号１０３のアドレスデータを保持し、同時に、先の
アドレスデータの次のアドレスデータを作り、保持する
。さらに、端子群２５より入力されるアドレス選択信号
２０２に従って、端子群２３より、各ビットごとにアド
レス信号２０３を出力する。

メモリ部１は、メモリ群５のメモリ（１）から（ｎ）に
、端子群３３より入力されるアドレス信号２０３と、端
子群３２より入力される読み書き制御信号２０２が入力
されて、メモリ群５のメモリ（１）から（ｎ）の各ビッ
トデータを、ｎビットのパラレルデータとして、端子群
３２より、データ信号２０１として出力する。出力され
たｎビットのパラレルデータは、シフタ部２の端子群２
１を介して、端子群１１より、データ信号１０１、読み
出しデータとして出力される。

書き込みの場合、まず、シフトしているパラレルデータ
の各ビットのアドレスは、各ビットデータが、パラレル
データ内で、回転移動しているため、シフト数で示され
た値より上位のビットは下位のビットに移動しているた
め、下位にあるビットのアドレスは、上位に移動したビ
ットのアドレスの次のアドレスになる。

第４図に、ビット位置信号１０４とシフト数信号２０４
を、第５図にビット位置信号１０４アドレス選択信号２
０５の関係を示す。

まず、ＲＯＭ部４は、端子１４よシ入力されるビット位
置信号１０４と端子１２よシ入力される読み書き制御信
号１０２よシ、各ビットのシフト数を、シフト数信号２
０４として、端子群２４よ多出力し、ビット位置信号１
０４とアドレス選択信号２０５として端子群１５よ多出
力する。

シフタ部２は、端子＄１１にｎビットのパラレルデータ
がデータ信号１０１として入力されると、端子群３４に
入力されるシフト数信号２０４に従ってシフトする。得
られるｎビットのパラレルデータが、データ信号２０１
として端子群２１より出力される。

アドレス部３ば、端子１６により入力されたアドレスト
リガ信号１０６により、端子１３より入力されるアドレ
ス信号１０３のアドレスデータを保持し、同時に、先の
アドレスデータの次のアドレスデータを作り、保持する
。さらに、端子群２５より入力されるアドレス選択信号
２０２に従って端子群２３より、各ビットごとにアドレ
ス信号２０３を出力する。

メモリ部１は、メモリ群５のメモリ（１）から（ｎ）に
、端子群３３よシ入力されるアドレス信号２０３と、端
子群３２よシ入力される読み書き制御信号２０２が入力
されて、端子群３１よυ入力されるデータ信号２０１の
ｎビットのパラレルデータを、各ビットに対応したメモ
リ群５のメモリ（１）から（ｎ）内に本発明のメモリ回
路は、データの各ビットに対応した複数のメモリと、書
き込みに際し、本発明のメモリ回路に入力されるパラレ
ルデータのビット位置をシフトして、前記メモリに供給
し、抗み込みに際し、前記メモリから得たパラレルデー
タをシフトし、本発明のメモリ回路の出力データとする
シフタ回路と、外部から入力されるアドレスを前記メモ
リに供給するアドレス回路と、データの読み込み、書き
込みに際し、前記シフタ回路にシフト数を、前記アドレ
ス回路にアドレス位置を供給するＲＯＭ回路とを設ける
ことにより、メモリに、任意のビットから切）出したパ
ラレルデータを書いたシ、メモリから、任意のビットか
ら切り出したパラレルデータを読み出すことができ、さ
らに、ＣＰＵ内で、任意のビットから切り出したパラレ
ルデータを得るだめのビットをシフトする時間が省略で
きるので、高速にメモリとＣＰＵ間でデータの読み書き
ができ、構造が簡単なため、安価に従来のシステムに組
み込みシステムの機能を向上させることができるという
効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、耽み込みの際のビット位置信号１０４とシフト数信
号２０４の関係を示した図、第３図は、読み込みの際の
ピット位置信号１０４とアドレス選択信号２０５の関係
を示した図、第４図は、書き込みの際のピット位置信号
１０４とシフト数信号２０４の関係を示した図、第５図
は、書き込みの際のピット位置信号１０４とアドレス選
択信号２０５の関係を示した図、第６図は、従来の一実
施例を示すブロック図である。 １１．２１，３１・・・・・・データ端子群、１２．２
２・・・・・・読み書き制御端子、１４・・・・・・ビ
ット位置端子、１５゜２５・・・・・・アドレス選択端
子群、１６・・・・・・アドレストリガ端子、２３　、
３３・・・・・・アドレス端子群、２４゜３４・・・・
・・シフト数端子群、３２．４２・・・・・・読み書き
制御端子群。 第２１１図 第３図 豹４図 箭５図

Claims (1)

【特許請求の範囲】
1. 　データの各ビットに対応した複数のメモリと、書き込
   みに際しメモリ回路に入力されるパラレルデータのビッ
   ト位置をシフトして前記メモリに供給し読み込みに際し
   前記メモリから得たパラレルデータをシフトするシフタ
   回路と、外部から入力されるアドレスを前記メモリに供
   給するアドレス回路と、データの読み込み書き込みに際
   し前記シフタ回路にシフト数を前記アドレス回路にアド
   レス位置を供給するＲＯＭ回路とを含むことを特徴とす
   るメモリ回路。