JPS63106846A - 複数の入力信号の取出し順序指定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、例えば同時に発生した複数のメモリ書き込
み要求信号を時分割して処理するようにする複数の入力
信号の取出し順序指定回路についてのものである。

（ｂ）従来技術と問題点 例えばメモリにデータを書き込む場合、従来技術ではメ
モリに対してチップセレクト信号を入れてメモリを駆動
している。しかし、複数の箇所から同時にチップセレク
トした場合は、メモリが正常に動作しないという問題が
ある。

（ｃ）発明の目的 この発明は、複数のメモリ書込み要求信号が同時に発生
するときのように、複数の入力信号が加えられた場合、
複数の入力信号を時分割して取出すようにした順序指定
回路を提供することにより、従来技術の問題を解決する
ものである。

（ｄ）発明の実施例 最初に、この発明による実施例の原理構成図を第１図に
示す。

第１図の１〜６はそれぞれフリップフロップ（以下、Ｆ
Ｆという。）、７は処理回路、８ａ〜８ｃは入力信号、
１Ｇはゲートである。

第１図は、３個の入力信号を処理する場合の構成図を示
したものである。入力信号の数が増減した場合は、それ
に対応してＦＦの数を増減する。

ＦＦＩは入力信号８ａを記憶し、ＦＦ２は入力信号８ｂ
を記憶する。また、ＦＦ３は入力信号８Ｃを記憶する。

ＦＦ４、ＦＦ５及びＦＦ８はシフトレジスタを構成する
ようにゲートＩＯを介して接続される。

第１図では、ＦＦ４の出力４ａ、ＦＦ５の出力５ａ及び
ＦＦ６の出力６ａの状態により、入力信号８ａ〜８ｃの
取出し順序が決定される。

回路構成の詳細は後述するが、出力４ａ〜６ａの状態と
取出し順序の一例を次に示す。

（ア）出力４　ａ　＝　ｒ　Ｉ　Ｊ　、出力５ａ＝ｒＯ
Ｊ及び出力６ａ＝ｒＯＪのときは、入力信号８ｂ１人力
信号８ｃ１人力信号８ａの順序で取り出されする。

（句出力５ａ＝ｒｌＪ、出力４ａ＝ｒＯＪ及び出力６ａ
＝ｒＯＪのときは、入力信号８　ｃ　Ｎ入力信号８ａｓ
入力信号８ｂの順序で取り出される。

（つ）出力６ａ＝ｒｌＪ、出力４ａ＝ｒＯＪ及び出力５
ａ＝ｒＯＪのときは、入力信号８　ａ　Ｎ入力信号８ｂ
１人力信号８Ｃの順序で取り出される。

処理回路７は制御回路であり、入力信号８ａ〜８ｃの処
理状態を制御する。処理回路７内にはメモリを内蔵して
おり、例えば入力信号８ａによって処理回路７内のメモ
リへの古込みの処理が終了すると、入力信号８ｂによっ
て処理回路７内のメモリへの書込み処理をするように処
理回路７から指令が出るようになっている。

ゲート回路１０はＦＦＩ〜ＦＦ３、ＦＦ４〜ＦＦ６の間
にあり、ＦＦＩ〜ＦＦ３の信号をＦＦ４〜ＦＦＥｔに伝
送するとともに、ＦＦ４〜ＦＦ６がシ、　フトレジスタ
の動作をするように接続する。

次に、この発明による実施例の回路図を第２図に示す。

第２図の９８はクロック信号、９ｂはリセット信号１９
Ｃは電源端子、１１〜１９はゲートであり、その他は第
１図と同じである。

ゲートＩＩ〜１９は第１図のゲート１０に対応するもの
である。

入力信号８ａはＦＦＩからゲー）ＩＩの出力を介して取
り出され、入力信号８ｂはＦＦ２からゲート１３の出力
を介して取り出される。また、入力信号８ｃはＦＦ３か
らゲート１５の出力を介して取り出される。

ＦＦＩは入力信号８ａが入ると、ＦＦ１の出力１ａを「
１」、出力１ｂを「０」にして記憶する。

ＦＦ２は入力信号８ｂが入ると、ＦＦ２の出力２ａを「
１」、出力２ｂを「０」にして記憶する。

また、ＦＦ３は入力信号８ｂか入ると、ＦＦ３の出力３
ａを「１」、出力３ｂを「０」にして記憶する。

ゲート１１はＦＦＩの出力１ａとＦＦ６の出力６ａを入
力とし、ゲー）１１の出力はゲート＋９、処理回路７に
入っており、入力信号８ａの時分割処理をした処理信号
となる。

ゲート１３はＦＦ２の出力２ａとＦＦ４の出力４ａを入
力とし、ゲート１３の出力はゲート１７、処理回路７に
入っており、入力信号８ｂの時分割処理をした処理信号
となる。

また、ゲート１５はＦＦ３の出力３ａとＦＦ５の出力５
ａを入力とし、ゲート１５の出力はゲー）＋８、処理回
路７に入っており、入力信号８ｃの時分割処理をした処
理信号となる。

ゲート１２はＦＦＩの出力１ｂとＦＦＩ３の出力６ａを
入力とし、ゲート１２の出力はゲート１７に接続される
。

ゲート＋４はＦＦ２の出力２１）とＦＦ４の出力４ａを
入力とし、ゲート１４の出力はゲート１８に接続される
。

また、ゲート１６はＦＦ３の出力３　＋）とＦＦ５の出
力５ａを入力とし、ゲート１６の出力はゲート１９に接
続される。

ゲート１７はゲート１２の出力とゲート１３の出力を入
力とし、ゲート１７の出力はＦＦ４のＤ端子に接続され
る。

ゲート１８はゲート１４の出力とゲー）１５の出力を入
力とし、ゲー）１８の出力はＦＦ５のＤ端子に接続され
る。

また、ゲート＋９はゲートＩ＋の出力とゲートＩ６の出
力を入力とし、ゲー）＋９の出力はＦＦ６のＤ端子に接
続される。

ＦＦ４では、ゲート１７の出力をＤ端子に接続し、クロ
ック信号９ａをＴ端子に接続する。そして、リセット信
号９ｂをＲ端子に接続し、出力４ａをゲート１３、ゲー
ト１４に接続する。

ＦＦ５では、ゲート１８の出力をＤ端子に接続し、クロ
ック信号９ａをＴ端子に接続する。そして、リセット信
号９ｂをＲ端子に接続し、出力５ａをゲート＋５、ゲー
ト１６に接続する。

またＦＦＥＩでは、ゲート１９の出力をＤ端子に接続し
、クロック信号９ａをＴ端子に接続する。そして、リセ
ット信号９ｂをＳ端子に接続し、出力６ａをゲート１１
．ゲー）＋２に接続する。

処理回路７にはゲー）１１１ゲー）１３及びゲート１５
の出力を接続し、処理回路７の出カフａはＦＦ１のＲ端
子１ｃに接続される。また、出カフｂはＦＦ２のＲ端子
２ｃに接続され、出カフｃはＦＦ３のＲ端子３ｃに接続
される。

次に、第２図の動作を説明する。

第２の回路が初期状態のときは、ＦＦ１、ＦＦ２、ＦＦ
３、ＦＦ４及びＦＦ５はリセット状態、ＦＦ６はプリセ
ット状態とする。

このような状態では、ＦＦ４の出力はゲート１４、ゲー
）＋８をを通り、ＦＦ５のＤ端子に接続され、ＦＦ５の
出力はゲート１６、ゲー）１９をを通り、ＦＦ６のＤ端
子に接続される。

また、ＦＦ６の出力はゲート１２、ゲート１７を通り、
ＦＦ４のＤ端子に接続される。

すなわち、ＦＦ４、ＦＦ５及びＦＦ６は、ループ状に構
成されたシフトレジスタになっている。

次に、リセット信号９ｂを「０」にし、リセット状態を
解除すると、クロック信号９ａの立上り変換点で、初期
状態のデータｒＯＪ　　ｒＯＪ　　ｒｌＪがＦＦ４、Ｆ
Ｆ５及びＦＦ６の間で転送される。

次に、入力信号８ａにより、ＦＦ１のＴ端子に立ち上が
り変換点が加わると、ＦＦ１の出力１ａは「１」を出し
、出力１ｂは「０」を出す。

このとき、ゲートｌＩが開き、ゲート１２が閉じて、Ｆ
Ｆ８の出力６ａはゲート１１、ゲート１９を通り、ＦＦ
６のＤ端子に入るようになり、ＦＦｅとＦＦ４の間の回
路はオープンとなる。

次に、ＦＦ６の出力６ａが「１」となると、ゲートＩＩ
、ゲート１９の出力はともに「１」となり、ＦＦ６のＤ
端子も「１」となる。そして、ＦＦ６の出力６ａは、Ｆ
ＦＩをリセットしない限り、「１」の状態を保持する。

また、ゲー）＋１の出力は処理回路７に接続されており
、処理回路７の出カフａは一定時間経過後、「１」にな
り、ＦＦ１をリセットする。

ＦＦＩがリセットされると、出力１ａはｒＯＪになり、
出力１ｂは「１」となる。これにより、ゲー）１１が閉
じ、ゲー）＋２が開かれてＦＦ８とＦＦ４のルートが再
び有効になる。

次に、第２図の波形図を第３図に示す。

第３図（ア）は、ＦＦ４、ＦＦ５及びＦＦ８を駆動する
クロック信号９ａの波形である。

第３図（イ）はＦＦ４、ＦＦ５及びＦＦ６の初期状態を
設定するリセット信号９ｂの波形である。

第３図（つ）はＦＦＩに入る入力信号８ａの波形、第３
図（１）はＦＦ２に入る入力信号８ｂの波形、第３図（
オ）はＦＦ３に入る入力信号８ｃの波形である。

第３図（力）はＦＦＩの出力１ａの波形、第３図（キ）
はＦＦ２の出力２ａの波形、第３図（り）はＦＦ３の出
力信号３ａの波形である。

第３図（ケ）はＦＦ４の出力４ａの波形、第３図（コ）
はＦＦ５の出力５ａの波形、第３図（号）はＦＦ６の出
力６ａの波形である。

第３図（シ）はゲー）１１の出力波形であり、第３図（
ス）はゲート１３の出力波形である。また、第３図（１
）はゲー）１５の出力であり、時分割された信号である
。

したがって、ゲート１１１ゲート１３及びゲート１５の
出力を例えばメモリ書き込み要求信号として使用するこ
とができる。

第３図（ソ）は処理回路７の出カフａの波形、第３図（
夕）は出カフｂの波形、第３図（チ）は出カフＣの波形
である。

次に、第３図を参照して第２図の作用を説明する。

最初に、第３図（イ）のリセット信号９ｂが「１」のと
きは、出力１ａ＝ｒＯＪ、出力２ａ＝ｒＯＪ。

出力３ａ＝ｒＯＪ、出力４ａ＝　ｒＯＪ　、出力５ａ＝
「０」であり、出力８ａ＝ｒｌＪの状態になっている。

次に、第３図（イ）のリセット信号９ｂを「０」にする
と、第３図（ア）のクロック信号９ａの立上り変換点で
出力４ａｓ出力５ａ及び出力６ａの状態が変化してい（
。

この変化は、ＦＦ４、ＦＦ５及びＦＦ６の出力をループ
状にシフトしていく動作をする。

例えば、出力４ａ＝ｒｌＪ、出力５ａ＝ｒＯＪ、出力Ｂ
ａ＝ｒＯＪのとき、入力信号８ａ〜８Ｃがそれぞれ「０
」から「１」に変化すると、第３図（力）の出力１ａ１
第３図（キ）の出力２ａ及び第３図（り）の出力３ａは
「０」から「１」に変化する。

このとき、ＦＦ４のＤ端子には、ゲート１３、ゲート１
７を介して出力４ａの「１」が入る。

第２図の実施例では、第３図（ス）のゲート１３の出力
が第３図（ア）のクロック信号９ａの２．５クロック分
だけ遅れたところで、処理回路７は出カフｂからＦＦ２
のリセット信号を出力し、ＦＦ３をリセットする。

ＦＦ２がリセットされると、再び出力４ａとＦＦ５のＤ
端子間のゲート＋４、ゲート１８が開き、シフト動作を
するようになる。

ここで、再び第３図（ア）のクロック信号９ａの立−ヒ
り信号が入ると、出力４ａ＝ｒＯＪ、出力５ａ　＝　ｒ
　Ｉ　Ｊ　、出力６ａ＝ｒＯＪとなり、ＦＦ５のＤ端子
にはゲート１５、ゲート１８を介して出力５ａの「１」
が入る。

処理回路７には第３図（１）のゲー）１５の出力が入っ
ており、第３図（チ）のＦＦ３のリセット信号１ｌ− ７ｃを第３図（ア）のクロック信号９ａの２．５クロッ
ク分たけ遅れたところで出し、ＦＦ３をリセットしてい
る。

ＦＦ３がリセットされると、再び出力５ａとＦＦ６のＤ
端子間のゲート１［ｉ、１９が開き、シフト動作をする
ようになる。

ここで、再び第３図（ア）のクロック信号９　ａの立ｌ
−り信号が入ると、出力４ａ＝ｒＯＪ、出力５ａ　＝　
ｒ　ＯＪ　、出力６ａ＝ｒｌＪとなり、ＦＦ８のＤ端子
にはゲート１１、ゲート１９を介して出力６ａの「１」
が入る。

この状態では、処理回路７に第３図（シ）のゲー）ＩＩ
の出力が入っており、第３図（ソ）のリセット信号７ａ
を第３図（ア）のクロック信号９ａの２．５クロック分
だけ遅れたところで出し、ＦＦ１をリセットしている。

ＦＦＩがリセットされると、再び出力６ａとＦＦ４のＤ
端子間のゲート１２、ゲー）１７が開き、シフト動作を
するようになる。

（ｅ１発明の効果 ＝１２＝ この発明によれば、同時に複数のメモリ書込み要求信号
がある場合のように、複数の入力信号ががあるとき、こ
れら複数の入力信号をＦＦ４〜ＦＦ６の出力状態に応じ
て順序づけ、取り出すようにしているので、中敷のメモ
リ書込み要求信号に変換することができる。これにより
、メモリの同時アクセスを防止することができる。

【図面の簡単な説明】

第１図はこの発明による実施例の原理構成図、第２図は
この発明による実施例の回路図、第３図は第２図の波形
図。 １〜６・・・・・・フリップフロップ（ＦＦ）、７・・
・・・・処理回路、８ａ〜８ｃ・・・・・・入力信号、
９ａ・・・・・・クロック信号、９Ｎ）・・・・・・リ
セット信号、１０・・・・・・ゲート、１１〜１９・・
・・・・ゲート。 代理人　　弁理士　　小　俣　欽　司 手続補正書 昭和６２年５月１８日 特許庁長官　　黒　１）明　雄　　殿 １、事件の表示 ３、補正をする者 事件との関係　　特許出願人 住　所　　東京都大田区蒲田４丁目１９番７号名称　安
藤電気株式会社 代表者　　人　城　俊　− ４、代理人　〒１４４ 居　所　　東京都大田区蒲田４丁目１９番７号６、補正
により増加する発明の数　　０７、補ＩＦの対象　　明
細書の「発明の詳細な説明」の欄。 ８、補正の内容

Claims (1)

1. 【特許請求の範囲】 １　複数の入力信号をそれぞれ記憶する第１のフリップ
   フロップ群と、 シフトレジスタになるようにゲート回路で相互に接続さ
   れ、時分割信号を作る第２のフリップフロップ群と、 処理終了信号を発生する処理回路とを備え、第１のフリ
   ップフロップ群の出力を前記ゲートを介して第２のフリ
   ップフロップ群に接続し、第２のフリップフロップ群の
   出力状態に応じて前記入力信号の取出し順序を指定し、
   指定された第１の入力信号を前記ゲートから取出し、第
   １の入力信号の処理終了を前記処理回路で検出し、指定
   された第２の入力信号を前記ゲートから取出して処理し
   ていくことを特徴とする複数の入力信号の取出し順序指
   定回路。