JPS63123229A

JPS63123229A - Ｄ／ａ変換装置

Info

Publication number: JPS63123229A
Application number: JP27019486A
Authority: JP
Inventors: Masahisa Nemoto; 正久根本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-11-12
Filing date: 1986-11-12
Publication date: 1988-05-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明はディジタル／アナログ変換装置（以下Ｄ／Ａ変
換装置）に関する。

〈従来の技術〉従来、この種のＤ／Ａ変換装置としては、基準電圧源に
接続された抵抗回路網からディジタル信号の値に対応し
た分圧を取り出す、いわゆる抵抗分圧方式や、２のｎ乗
の単位電流源を選択的に開閉してディジタル信号の値に
対応した電流値を得る方式等が知られている。

〈発明の解決しようとする問題点〉しかしながら、上記いずれの方式のＤ／Ａ変換装置も被
変換ディジタル信号のビット数に対応した、すなわち２
のｎ乗に比例する抵抗体等の構成素子が必要であるので
、被変換ディジタル信号のビット数が増加すると、Ｄ／
Ａ変換装置の構成素子数も増加し、Ｄ／Ａ変換装置が大
型化するという問題点があった。

それで本発明は被変換ディジタル信号のビット数に無関
係な構成素子数で構成可能なり／Ａ変換装置を提供する
ものである。

く問題点を解決するための手段、作用および効果〉本発明はレジスタと、スイッチ手段と、加算手段と、遅
延手段と、サンプル・ホールド回路とで構成されており
、被変換ディジタル値はシフトレジスタに一時的に記憶
される。被変換ディジタル値のビットがスイッチ手段に
供給されると、スイッチ手段は該ビットの値に対応した
複数の基準電圧のいずれかを加算器に供給し、加算器は
遅延手段により所定時間遅延された先行ビットの加算結
果に上記スイッチ手段から供給された基準電圧を加え所
定利得倍する。先行する加算結果もすでに所定利得倍さ
れているので、先行する加算結果は所定利得の２乗倍、
さらに先行する加算結果は所定利得の３乗倍となり、デ
ィジタル値の各桁に対応した重み付けのなされた加算結
果がサンプル・ホールド回路に供給されることになる。

かかる構成のＤ／Ａ変換装置では、ディジタル値のビッ
ト数が増加しても単にレジスタのビット数を増加させれ
ばよいので、構成素子の増加は少ない。よって、ビット
数にほとんど影響されない小型のＤ／Ａ変換装置を構成
することができる。

〈実施例〉第１図は、本発明の第１の実施例の回路ブロック図であ
る。シフトレジスタ１と、基準電位入力２と接地電位と
を切り換えるスイッチ３と、加算器４と、サンプル・ホ
ールド回路５．６．７とを有し、シフトレジスタ１の出
力をスイッチ３の制御入力に接続し、加算器４の出力、
サンプル・ホールド回路５．６の出力をそれぞれサンプ
ル・ホールド回路５．６．７の入力に接続し、スイッチ
３の出力とサンプル・ホールド回路６の出力を加算器４
の２つの入力Ａ、Ｂにそれぞれ接続して構成される。ま
た、加算器４の利得は１／２に設定しサンプリング信号
９がサンプル・ホールド回路７に、クロック信号１１が
サンプル・ホールド回路５とシフトレジスタ１に、クロ
ック信号１１の反転信号がサンプル・ホールド回路６に
、リセット信号１０がサンプル・ホールド回路５．６に
それぞれ入力される。本実施例のシフトレジスタは、ク
ロックの立ち下がりでデータが転送され、サンプル・ホ
ールド回路はクロックが低レベルでサンプル動作、高レ
ベルでホールド動作を行う。

第２図は、本実施例の動作を示すタイミングチャートで
ある。リセット信号１０でサンプル・ホールド回路５．
６のデータがリセットされ、クロック信号１１が低レベ
ルとなると、シフトレジスタ１からディジタルデータの
最下位ビット（ＬＳＢ）が出力され、このデータが“１
″の時は、スイッチ３は基準電位入力２を加算器４に接
続し、データが“０”の時は、スイッチ３が切り換り設
地電位に接続される。同時に、サンプル・ホールド回路
５はサンプル動作、サンプル・ホールド回路６はホール
ド動作となり、サンプル・ホールド６の出力は、リセッ
トされた電位Ｏｖを保持する。

シフトレジスタのデータをａｌ（ａ工＝０，１）、基＄
電位入力の電位をＶＲとすると、加算器４の出力はスイ
ッチ３の出力ａ工・ＶＲとサンプル・ホールド回路６の
出力Ｏとの加算結果、（ａ□・ｖＲ＋Ｏ）／２＝ａユ・
ｖＲ／２が出力される。

次に、クロック信号１１が低レベルから高レベルに変化
すると、サンプル・ホールド回路５はホールド動作とな
り加算器４の出力を保持する。サンプル・ホールド回路
７はサンプル動作となる。

さらにクロック信号１１が高レベルから低レベルに変化
すると、サンプル・ホールド回路７はホールド動作し、
ａｌ・ＶＲ／２を保持する。つまり、クロック信号１１
の一周期以前の加算器４の出力がサンプル・ホールド回
路７の出方になる。一方シフトレジスタ１は１ビツトシ
フトし、ディジタルデータの２ビツト目のデータが出力
され、このデータを８２（ａｚ＝ｏｙ　１）とすると、
加算器４の一方の入力はａ２・ＶＲ，サンプル・ホール
ド回路６からの入力はａｌ・ＶＲ／２となるので、その
出力は、（ａ　−・Ｖ　Ｒ／　２　＋　ａ　ｚ　・Ｖ　Ｒ）　　
／　２＝（ａ１／２２＋ａ２／２）・ｖＲとなる。

以上の動作を繰り返すと、クロック信号１１のｎ周期目
においては、加算器４の出力は。

（ａ工／　２”　＋　８．　／　２”−’＋・・・・＋
ａｗ−２／２２＋ａＭ／２）　　・ＶＲとなり、この電圧はサンプル・ホールド回路５．６によ
って、クロック信号１１のｎヤ、周期口に、サンプル・
ホールド回路６に出力される。ここで、サンプリング信
号９によってサンプル・ホールド回路７に上記電圧をホ
ールドすると、出力８にｎビットのディジタルデータを
アナログ値に変換した値が得られる。

第３図は本発明の第２の実施例の主要部の回路図であり
、スイッチトキャパシタ回路によって・構成したもので
ある。１１個のスイッチ３１〜４１と、６個の容量４２
〜４７と、３個の演算増幅器４８〜５０とを有し、スイ
ッチ３１．３２の一端は共通にスイッチ３３の一端に接
続し、スイッチ３１．３２の他端は、それぞれ基準電位
入力５１、及び接地電位に接続し、スイッチ３３の他端
は一端を接地した容量４２とスイッチ３４の一端に接続
し、スイッチ３４の他端はスイッチ３５．３９、及び容
量４３のそれぞれの一端とともに演算増幅器４３の逆相
入力に共通接続されている。スイッチ３９、及び容量４
３の他端はスイッチ３７の一端とともに演算増幅器４８
の出力に共通接続され、スイッチ３７の他端は一端を接
地した容量４５とスイッチ３８の一端に接続され、スイ
ッチ３８の他端は、スイッチ４０、及び容量４６のそれ
ぞれの一端とともに演算増幅器４９の逆相入力に共通接
続され、スイッチ４０、容量４６の他端は、スイッチ３
６．４１の一端と共通に演算増幅器４９の出力に接続さ
れ、スイッチ３６の他端は一端を接地した容量４４とス
イッチ３５の他端に接続され、スイッチ４１の他端は一
端を接地した容量４７とボルテージフォロワ構成の演算
増幅器５０の入力に接続され、演算増幅器４８．４９の
正相入力は接地して構成される。また、スイッチ３１に
はシフトレジスタ１の出力が入力され、スイッチ３２に
は、シフトレジスタ１の出力の反転信号が入力されて、
シフトレジスタ１の出力が“１”の時はスイッチ３１が
閉じ、スイッチ３２が開き、逆にシフトレジスタ１の出
力が“Ｏ”の時は、スイッチ３１が開き、スイッチ３２
が閉じるように動作し、スイッチ３１．３２の組合せは
、前記第１の実施例におけるスイッチ３と等価な働きを
する。スイッチ３３．３６．３８には、第１の実施例に
おけるクロック信号１１が入力され、スイッチ３４．３
５．３７には、クロック信号１１の反転信号が入力され
、それぞれのスイッチはクロック信号の低レベルで閉じ
、高レベルで開く動作をする。スイッチ３９は第１の実
施例におけるリセット信号１０と、クロック信号１１の
低レベルで閉じ、スイッチ４０はレセット信号１０とク
ロック信号１１の反転信号の低レベルで閉じる゛動作を
する。スイッチ４１は第１の実施例におけるサンプリン
グ信号９が入力され、その低レベルで閉じ、演算増幅器
４９の出力を容量４７に伝達・蓄積し、サンプリング信
号９の高レベルで開いて容量４７の電荷を保持するので
、スイッチ４１、容量４７、演算増幅器５０の組合せは
サンプル・ホールド回路として動作し、第１の実施例に
おけるサンプル・ホールド回路７と等価な働きをする。

スイッチ３３〜３６．３９．容量４２〜４４、演算増幅
器４８で構成される部分は、クロック信号が低レベルで
スイッチ３３．３６が閉じている期間に容量４２．４４
に蓄積された電荷が、クロック信号が高レベルに変化し
てスイッチ３４．３５が閉じると、容量４３に加算され
て蓄積されるように動作する。

ここで、容量４２〜４４に容量値をＣ４２、Ｃ４３、Ｃ
４４として容量値の比をＣａｌ　：　Ｃ４４：　Ｃ４３
＝　１　：１：２に設定しておくと、容量４３の両端に
生じる電位差は、容量４２．４４に蓄積された電位の和
の１／２となり、クロック信号が高レベルの期間この電
位を保持する。従って、この構成部はスイッチ３３，３
６に入力される電位をクロック信号の低レベルでサンプ
リングし、クロック信号の高レベルで同電位を加算する
と同時にホールド動作を行い、第１の実施例における加
算器４とサンプル・ホールド回路５の両動作と等価な働
きをする。

スイッチ３７．３８．４ｏ、容量４５．４６、演算増幅
器４９で構成される部分は、クロック信号が高レベルで
スイッチ３７が閉じている期間に容量７４５に蓄積され
た電荷が、クロック信号が低レベルに変化してスイチ３
８が閉じると容量４６に蓄積されるように動作するが、
容量４５，４６の容量値をＣ４！、Ｃ□として、Ｃ，、
＝Ｃ４Ｇとすると、容量４６の両端に生じる電位は、容
量４５に蓄積された電位と等しくなり、クロック信号が
低レベルの期間この電位を保持する。従って、この構成
部はスイッチ３７に入力される電位をクロック信号の高
レベルでサンプリングし、クロック信号の低レベルでホ
ールド動作するサンプル・ホールド回路として動作し、
第１の実施例におれるサンプル・ホールド回路６と等価
な働きをする。

以上のように、本実施例の各部の動作は第１の実施例と
全く等価であり、第１の実施例と同様、クロック信号の
働＋１周期目に、巾ビットのディジタルデータをアナロ
グ値に変換した値を演算増幅器５０の出力に得る事がで
きる。

以上、説明した様に本発明の各実施例は、利得が１／２
の加算手段とこの結果を１クロック周期遅延する手段を
用い、遅延された信号とディジタルデータに対応した基
準電位または接地電位とを加算手段の入力とすることで
、任意のｎビットのＤ／Ａ変換装置が得られ、変換ビッ
ト数が増減した場合でも、ディジタルデータを入れるシ
フトレジスタ長と、それに応じてクロックサイクルを増
減するだけで良く、変換ビット数の増減によって装置を
構成する素子数の増減は無視し得る程少なくなり、特に
集積化する場合、チップに占める面積がほぼ一定となる
ので種々の回路と組み合わせて集積化することが容易と
なる。

さらに、上記実施例によるＤ／Ａ変換装置においては、
下位ビットの変換出力は常にその上位ビットの変換出力
の１／２となるため、無条件で単調増加性が保証される
効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路ブロック図、第２
図は動作タイミング図、第３図は本発明の第２の実施例
の主要部の回路図である。１・・・・・・・・シフトレジスタ。２・・・・・・・・基準電位入力、３・・・・・・・・切り換えスイッチ回路、４・・・・
・・・・加算器、５．６．７・・・・サンプル・ホールド回路、８・・・
・・・・・出力、９・・・・・・・・サンプリング信号。１０・・・・・・・・リセット信号、１１・・・・・・・・クロック信号、３１〜４１・・・・・スイッチ、４２〜４７・・・・・容量、４８．４９．５０・・演算増幅器、５１・・・・・・・・基準電位入力。

Claims

【特許請求の範囲】

複数ビットからなるディジタル値を一時的に記憶し上記
複数ビットを順次出力可能なレジスタと、該レジスタか
ら出力される各ビットの値に対応して複数の基準電圧の
いずれかを出力するスイッチ手段と、２入力の一方にス
イッチ手段の出力が供給され所定の利得を有する加算手
段と、加算手段の出力を所定時間遅延して上記加算手段
の２入力の他方に供給する遅延手段と、該遅延手段の出
力が供給されるサンプル・ホールド回路とを含むＤ／Ａ
変換装置。