JPS63123231A - 誤り位置検出装置 - Google Patents
誤り位置検出装置Info
- Publication number
- JPS63123231A JPS63123231A JP61270271A JP27027186A JPS63123231A JP S63123231 A JPS63123231 A JP S63123231A JP 61270271 A JP61270271 A JP 61270271A JP 27027186 A JP27027186 A JP 27027186A JP S63123231 A JPS63123231 A JP S63123231A
- Authority
- JP
- Japan
- Prior art keywords
- register
- output
- zero
- error position
- error location
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルデータの伝送系や、記録／再生系
における符号誤りを訂正する為の、ＢＣＨ符号や、リー
ド・ソロモン符号の復号の際に用いられる誤り位置検出
装置に関するものである。
における符号誤りを訂正する為の、ＢＣＨ符号や、リー
ド・ソロモン符号の復号の際に用いられる誤り位置検出
装置に関するものである。
従来の技術
近年、情報伝送・情報記録の分野においては、ディジタ
ル化が急速に進行している。特に、その伝送速度、記録
密度の面で、高速化・高密度化にはめざましいものがあ
る反面、伝送または記録／再生中に発生するディジタル
データの符号誤りは不可避となってきている。この様な
流れの中で、符号誤りを検出・訂正する為の誤り訂正符
号とその符号化／復号化システムは重要なものとなって
きているが、なかでも、ＢＣＨ符号、リード・ソロモン
符号は実用性の観点から、最も重要な符号と言えよう。
ル化が急速に進行している。特に、その伝送速度、記録
密度の面で、高速化・高密度化にはめざましいものがあ
る反面、伝送または記録／再生中に発生するディジタル
データの符号誤りは不可避となってきている。この様な
流れの中で、符号誤りを検出・訂正する為の誤り訂正符
号とその符号化／復号化システムは重要なものとなって
きているが、なかでも、ＢＣＨ符号、リード・ソロモン
符号は実用性の観点から、最も重要な符号と言えよう。
ＢＣＨ符号、リード・ソロモン符号の復号化の処理にお
いては、一般に、シンドロームから誤す位置多項式を求
め、誤り位置多項式の根から誤り位置を求めるという手
順がとられるが、この誤り位置多項式の係数を入力し誤
り位置多項式の根を求め、誤りの位置を出力する為の誤
り位置検出装置は、上記符号の復号化処理において、最
も重要な要素の一つといえる。
いては、一般に、シンドロームから誤す位置多項式を求
め、誤り位置多項式の根から誤り位置を求めるという手
順がとられるが、この誤り位置多項式の係数を入力し誤
り位置多項式の根を求め、誤りの位置を出力する為の誤
り位置検出装置は、上記符号の復号化処理において、最
も重要な要素の一つといえる。
従来、この様な誤り位置検出には、チェノのアルゴリズ
ムが用いられるのが一般的であす、装置化されて広く使
用されている（例えば、宮用、岩垂、今回「符号理論」
（昭４８）、昭晃堂、２６２〜２６４頁）。
ムが用いられるのが一般的であす、装置化されて広く使
用されている（例えば、宮用、岩垂、今回「符号理論」
（昭４８）、昭晃堂、２６２〜２６４頁）。
以下、図面を参照しながら、上述したような従来の誤り
位置検出装置について説明を行うが、ここでは−例とし
て３次の誤り位置多項式から３つの誤り位置を求める場
合を考えることにする。また符号は非２元符号を考え、
有限体ＣＦ （２ｑ）の元であるとする。
位置検出装置について説明を行うが、ここでは−例とし
て３次の誤り位置多項式から３つの誤り位置を求める場
合を考えることにする。また符号は非２元符号を考え、
有限体ＣＦ （２ｑ）の元であるとする。
第２図は、従来の誤り位置検出装置の構成を示すブロッ
ク図であって、３１〜３４は誤り位置多項式の各項の係
数の入力端子、３５〜３８は入力端子３１〜３４に接続
された、ｑビット幅のレジスタ、３９はレジスタ３６０
入力／出力間に接続された定数αを乗じる係数器、４ｏ
はレジスタ３７の入力／出力間に接続された定数α を
乗じる係数器、４１はレジスタ３８の入力／出力間に接
続された定数α を乗じる係数器、４２は各レジスタの
出力に接続された加算器、４３は加算器４２の出力に接
続されたゼロ検出器、４４はゼロ検出器４３に接続され
た誤り位置レジスタ、４５は誤り位置を出力する出力端
子である。
ク図であって、３１〜３４は誤り位置多項式の各項の係
数の入力端子、３５〜３８は入力端子３１〜３４に接続
された、ｑビット幅のレジスタ、３９はレジスタ３６０
入力／出力間に接続された定数αを乗じる係数器、４ｏ
はレジスタ３７の入力／出力間に接続された定数α を
乗じる係数器、４１はレジスタ３８の入力／出力間に接
続された定数α を乗じる係数器、４２は各レジスタの
出力に接続された加算器、４３は加算器４２の出力に接
続されたゼロ検出器、４４はゼロ検出器４３に接続され
た誤り位置レジスタ、４５は誤り位置を出力する出力端
子である。
次に、以上のように構成された誤り位置検出装置につい
て、その動作について説明する。
て、その動作について説明する。
まず、ここで解こうとする３次の誤り位置多項式を
σ（ｘ）＝ｘ ＋σ１ｘ＋σ２ｘ＋σ５ ・・・
・・・（１）と置く。この誤り位置多項式は３つの誤り
位置を３つの根として持つものであるから、誤り位置を
求める処理は、方程式、 σ（Ｘ）＝Ｏ・・・・・・僻） を解くことに他ならない。この方程式を解く最も単純な
方法は、ゼロを除いた２−１個の元を順次、（１）式に
代入して行き、結果がゼロとなる元を根とするという方
法である。この方法によれば、処理時間が長くなる事を
問題にしなければ、誤り位置多項式がいかに高次なもの
であっても解くことができる。
・・・（１）と置く。この誤り位置多項式は３つの誤り
位置を３つの根として持つものであるから、誤り位置を
求める処理は、方程式、 σ（Ｘ）＝Ｏ・・・・・・僻） を解くことに他ならない。この方程式を解く最も単純な
方法は、ゼロを除いた２−１個の元を順次、（１）式に
代入して行き、結果がゼロとなる元を根とするという方
法である。この方法によれば、処理時間が長くなる事を
問題にしなければ、誤り位置多項式がいかに高次なもの
であっても解くことができる。
第２図に示した誤り位置検出装置は、以上述べた方法を
、装置化したものであって、まず、誤り位置多項式の各
項の係数σ３．σ２．σ１、及び１は、それぞれ、入力
端子３１〜３４を通して、レジスタ３６〜３８に入力さ
れる。加算器４２は、各レジスタの出力の総和をとる為
のものであって、この状態で加算器４２の出力には、 １＋σ１＋σ２＋σ５＝σ（１） 即ち、（１）式に１を代入したものがあられれることに
なる。
、装置化したものであって、まず、誤り位置多項式の各
項の係数σ３．σ２．σ１、及び１は、それぞれ、入力
端子３１〜３４を通して、レジスタ３６〜３８に入力さ
れる。加算器４２は、各レジスタの出力の総和をとる為
のものであって、この状態で加算器４２の出力には、 １＋σ１＋σ２＋σ５＝σ（１） 即ち、（１）式に１を代入したものがあられれることに
なる。
次に、各レジスタ３５〜３Ｂにクロックパルスが１回与
えられると、レジスタ３５に関しては、入力と出力が直
結されているので変化はないが、レジスタ３６の入力／
出力間には定数αを乗じる係数器３９が接続されている
ので、レジスタ３６に記憶されている内容は、クロック
パルスが与えられる前の内容にαを乗じたものに変化す
る。同様にして、レジスタ３７の内容は係数器４ｏによ
ってα を乗じたものに、レジスタ３８の内容は係数器
４１によってα を乗じたものに変化する。
えられると、レジスタ３５に関しては、入力と出力が直
結されているので変化はないが、レジスタ３６の入力／
出力間には定数αを乗じる係数器３９が接続されている
ので、レジスタ３６に記憶されている内容は、クロック
パルスが与えられる前の内容にαを乗じたものに変化す
る。同様にして、レジスタ３７の内容は係数器４ｏによ
ってα を乗じたものに、レジスタ３８の内容は係数器
４１によってα を乗じたものに変化する。
ここで、αは有限体ＧＦ（２ｑ）の原始光であり、した
がって有限体Ｇ Ｆ （２ｑ）の全ての元はαのべき乗
であられされる。さて、この状態で加算器４２の出力を
考えてみると、 α＋ασ１＋ασ２＋σ３＝σ（α） となり（１）式にαを代入したものがあられれることが
わかる。
がって有限体Ｇ Ｆ （２ｑ）の全ての元はαのべき乗
であられされる。さて、この状態で加算器４２の出力を
考えてみると、 α＋ασ１＋ασ２＋σ３＝σ（α） となり（１）式にαを代入したものがあられれることが
わかる。
以下同様にして、各レジスタにクロックパルスを逐次与
えて行くと、加算器４２の出力には順次、（１）式にα
、α、・・・・・・を代入したものがちられれるので、
２ｑ−１個のクロックパルスを与えることによって、加
算器４２の出力に、（１）式に全ての元を代入した値を
得ることができるのである。この値がゼロとなる元が、
即ち、（２）式の方程式の根であるので、ゼロ検出器４
３によりて誤り位置を得ることができ、得られた誤り位
置は誤り位置レジスタ４４に蓄積された後、出力端子４
６から出力されることとなる。
えて行くと、加算器４２の出力には順次、（１）式にα
、α、・・・・・・を代入したものがちられれるので、
２ｑ−１個のクロックパルスを与えることによって、加
算器４２の出力に、（１）式に全ての元を代入した値を
得ることができるのである。この値がゼロとなる元が、
即ち、（２）式の方程式の根であるので、ゼロ検出器４
３によりて誤り位置を得ることができ、得られた誤り位
置は誤り位置レジスタ４４に蓄積された後、出力端子４
６から出力されることとなる。
発明が解決しようとする問題点
しかしながら、上記のような構成では、２−１回のクロ
ックパルス入力が必須であり、しだがってｑがある程度
大きくなってくると、処理に要する時間が極めて大きく
なるという重大な問題点を有していた。
ックパルス入力が必須であり、しだがってｑがある程度
大きくなってくると、処理に要する時間が極めて大きく
なるという重大な問題点を有していた。
本発明は上記問題点に鑑み、必要とされるクロックパル
スを半減し、大幅に処理時間を短縮することができる誤
り位置検出装置を提供するものである。
スを半減し、大幅に処理時間を短縮することができる誤
り位置検出装置を提供するものである。
問題点を解決するための手段
上記問題点を解決するだめに、本発明の誤り位置検出装
置は、レジスタ出力を単純に加えあわせる加算器とゼロ
検出器に加えて、レジスタ出力に定数を乗じるだめの係
数器群と加算器及びゼロ検出器の組を複数組備えること
により、同時に複数の代入演算を行う構成をとるもので
ある。
置は、レジスタ出力を単純に加えあわせる加算器とゼロ
検出器に加えて、レジスタ出力に定数を乗じるだめの係
数器群と加算器及びゼロ検出器の組を複数組備えること
により、同時に複数の代入演算を行う構成をとるもので
ある。
作用
本発明は、上記した構成によって、１回のクロックパル
ス入力によって、複数個の、誤り位置多項式への元の代
入結果を同時に求めることにより、必要とされるクロッ
クパルス数を大幅に削減し、処理時間を大幅に短縮でき
ることとなる。
ス入力によって、複数個の、誤り位置多項式への元の代
入結果を同時に求めることにより、必要とされるクロッ
クパルス数を大幅に削減し、処理時間を大幅に短縮でき
ることとなる。
実施例
以下、本発明の一実施例の誤り位置検出装置について図
面を参照しながら説明する。
面を参照しながら説明する。
箭１図は本発明の一実施例における誤り位置検出装置の
構成を示したものである。第１図において、１〜４は誤
り位置多項式の各項の係数の入力端子、６〜８は入力端
子１〜４に接続された、ｑビット幅のレジスタ、９はレ
ジスタ６の入力／出力間に接続された定数α を乗じる
係数器、１０はレジスタ７の入力／出力間に接続された
定数α４を乗じる係数器、１１はレジスタ８の入力／出
力間に接続された定数α を乗じる係数器、１６は各レ
ジスタの出力に接続された加算器、１８は加算器１５の
出力に接続されたゼロ検出器である。
構成を示したものである。第１図において、１〜４は誤
り位置多項式の各項の係数の入力端子、６〜８は入力端
子１〜４に接続された、ｑビット幅のレジスタ、９はレ
ジスタ６の入力／出力間に接続された定数α を乗じる
係数器、１０はレジスタ７の入力／出力間に接続された
定数α４を乗じる係数器、１１はレジスタ８の入力／出
力間に接続された定数α を乗じる係数器、１６は各レ
ジスタの出力に接続された加算器、１８は加算器１５の
出力に接続されたゼロ検出器である。
以上は既に述べた従来の構成と同様のものである。
さらに、１２はレジスタ６の出力に接続された定数αを
乗じる係数器、１３はレジスタ７の出力に接続された定
数α を乗じる係数器、１４はレジスタ８の出力に接続
された定数α を乗じる係数器、１６は各係数器出力及
びレジスタの出力に接続された加算器、１７は加算器１
６の出力に接続されたゼロ検出器である。また、１９は
ゼロ検出器１７及びゼロ検出器１８に接続された誤り位
置レジスタ、２０は誤り位置を出力する出力端子である
。
乗じる係数器、１３はレジスタ７の出力に接続された定
数α を乗じる係数器、１４はレジスタ８の出力に接続
された定数α を乗じる係数器、１６は各係数器出力及
びレジスタの出力に接続された加算器、１７は加算器１
６の出力に接続されたゼロ検出器である。また、１９は
ゼロ検出器１７及びゼロ検出器１８に接続された誤り位
置レジスタ、２０は誤り位置を出力する出力端子である
。
以上のように構成された誤り位置検出装置について、以
下その動作を説明する。ここでも３次の誤り位置多項式
の根を求める、即ち、方程式σ（ｘ）＝ｘ ＋σ１ｘ
＋σ２ｘ＋σ５＝。
下その動作を説明する。ここでも３次の誤り位置多項式
の根を求める、即ち、方程式σ（ｘ）＝ｘ ＋σ１ｘ
＋σ２ｘ＋σ５＝。
を解いて３つの誤り位置を検出することを考える。
まず、誤り位置多項式の各項の係数σ３．σ２．σ１゜
及び１は、それぞれ、入力端子１〜４を通して、レジス
タ５〜８に入力される。この状態で加算器１５の出力を
考えると、従来の構成と同様にσ（Ｘ）に１を代入した
もの、即ち、 σ（１）＝１＋σ１＋σ２＋σ５ があられれることになる。
及び１は、それぞれ、入力端子１〜４を通して、レジス
タ５〜８に入力される。この状態で加算器１５の出力を
考えると、従来の構成と同様にσ（Ｘ）に１を代入した
もの、即ち、 σ（１）＝１＋σ１＋σ２＋σ５ があられれることになる。
同時に加算器１６には、レジスタ６の出力と、係数器１
２によってαを乗じられたレジスタ６の出力と、係数器
１３によってα を乗じられたレジスタ７の出力と、係
数器１４によってα を乗しられたレジスタ８の出力と
が加えられるので、その出力には、σ（Ｘ）にαを代入
したもの、即ち、σ（α）＝α ＋ασ１＋ασ２＋σ
５があられれる。
２によってαを乗じられたレジスタ６の出力と、係数器
１３によってα を乗じられたレジスタ７の出力と、係
数器１４によってα を乗しられたレジスタ８の出力と
が加えられるので、その出力には、σ（Ｘ）にαを代入
したもの、即ち、σ（α）＝α ＋ασ１＋ασ２＋σ
５があられれる。
次に、各レジスタにクロックパルスが１回与えられると
、レジスタ６に関しては、入力と出力が直結されている
ので変化はないが、レジスタ６の入力／出力間には定数
α を乗じる係数器９が接続されているので、レジスタ
６に記憶されている内容は、クロックパルスが与えられ
る前の内容にα を乗じたものに変化する。同様にして
、レジスタ７の内容は係数器１ｏによってα を乗じた
ものに、レジスタ８の内容は係数器１１によってα を
乗じたものに変化する。
、レジスタ６に関しては、入力と出力が直結されている
ので変化はないが、レジスタ６の入力／出力間には定数
α を乗じる係数器９が接続されているので、レジスタ
６に記憶されている内容は、クロックパルスが与えられ
る前の内容にα を乗じたものに変化する。同様にして
、レジスタ７の内容は係数器１ｏによってα を乗じた
ものに、レジスタ８の内容は係数器１１によってα を
乗じたものに変化する。
しだがって、加算器１５の出力にはσ（Ｘ）にα２を代
入したものが、同様に、加算器１６の出力にばσ（Ｘ）
にα を代入したものが、あられれることになる。この
ようにして得られた代入結果はゼ口検出塁１７及び１８
に入力されて、ゼロを検出する事により根か否か判定し
、得られた根の位置は誤り位置レジスタ１９に順次蓄積
され、出力端子２ｏから出力されることになる。
入したものが、同様に、加算器１６の出力にばσ（Ｘ）
にα を代入したものが、あられれることになる。この
ようにして得られた代入結果はゼ口検出塁１７及び１８
に入力されて、ゼロを検出する事により根か否か判定し
、得られた根の位置は誤り位置レジスタ１９に順次蓄積
され、出力端子２ｏから出力されることになる。
このように本実施例によれば、１回のクロックパルス入
力によって２つの代入結果が得られるので、従来の半分
のクロックパルス数で処理を行うことができるので、処
理時間の短縮ができるのである。
力によって２つの代入結果が得られるので、従来の半分
のクロックパルス数で処理を行うことができるので、処
理時間の短縮ができるのである。
なお、本実施例においては、２つの代入結果を同時に求
めたが、４つの代入結果を同時にもとめる誤り位置検出
装置も同様にして容易に構成することができる。この場
合には装置規模は大きくなるが、さらに短い時間で処理
を行うことができる。
めたが、４つの代入結果を同時にもとめる誤り位置検出
装置も同様にして容易に構成することができる。この場
合には装置規模は大きくなるが、さらに短い時間で処理
を行うことができる。
発明の効果
以上のように本発明は、レジスタ出力を単純に加えあわ
せる加算器とゼロ検出器に加えて、レジスタ出力に定数
を乗じるだめの係数器群と加算器及びゼロ検出器の組を
複数組備え、複数個の、誤り位置多項式への元の代入結
果を同時に求めることにより、必要とされるクロックパ
ルス数を大幅に削減し、処理時間を大幅に短縮した誤り
位置検出装置を実現できるものである。
せる加算器とゼロ検出器に加えて、レジスタ出力に定数
を乗じるだめの係数器群と加算器及びゼロ検出器の組を
複数組備え、複数個の、誤り位置多項式への元の代入結
果を同時に求めることにより、必要とされるクロックパ
ルス数を大幅に削減し、処理時間を大幅に短縮した誤り
位置検出装置を実現できるものである。
【図面の簡単な説明】
第１図は本発明の一実施例における誤り位置検出装置の
構成を示すブロック図、第２図は従来の誤り位置検出装
置の構成を示すブロック図である。 ５〜８．３５〜３８・・・・・・レジスタ、９〜１１゜
３９〜４１・・・・・・係数器、１５，１６．４２・・
・・・・加算器、１７．１８．４３・・・・・・ゼロ検
出器、１９゜４４・・・・・・誤り位置レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 銑り雄ｌ冷頂六Ｍ （５３６２６ｔ ／ 第２図
構成を示すブロック図、第２図は従来の誤り位置検出装
置の構成を示すブロック図である。 ５〜８．３５〜３８・・・・・・レジスタ、９〜１１゜
３９〜４１・・・・・・係数器、１５，１６．４２・・
・・・・加算器、１７．１８．４３・・・・・・ゼロ検
出器、１９゜４４・・・・・・誤り位置レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 銑り雄ｌ冷頂六Ｍ （５３６２６ｔ ／ 第２図
Claims (1)
- 誤り位置多項式の各項の係数を入力し、記憶する為のレ
ジスタ群と、上記レジスタ群の各項に定数を乗じて更新
するための係数器群とを備えるとともに、上記レジスタ
群の各項出力を直接もしくは定数を乗じたのちに加えあ
わせて総和を求める手段と、その総和がゼロか否かを判
定するゼロ検出手段とを２組以上備え、さらに、上記各
ゼロ検出手段のゼロ検出出力を誤り位置として記憶する
ための誤り位置レジスタを具備してなる誤り位置検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270271A JPH07114375B2 (ja) | 1986-11-13 | 1986-11-13 | 誤り位置検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270271A JPH07114375B2 (ja) | 1986-11-13 | 1986-11-13 | 誤り位置検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123231A true JPS63123231A (ja) | 1988-05-27 |
| JPH07114375B2 JPH07114375B2 (ja) | 1995-12-06 |
Family
ID=17483924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270271A Expired - Fee Related JPH07114375B2 (ja) | 1986-11-13 | 1986-11-13 | 誤り位置検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114375B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647529B2 (en) | 2000-01-18 | 2003-11-11 | Matsushita Electric Industrial Co., Ltd. | Chien's searching apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122333A (ja) * | 1985-11-21 | 1987-06-03 | Mitsubishi Electric Corp | シンドロ−ム回路 |
-
1986
- 1986-11-13 JP JP61270271A patent/JPH07114375B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122333A (ja) * | 1985-11-21 | 1987-06-03 | Mitsubishi Electric Corp | シンドロ−ム回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647529B2 (en) | 2000-01-18 | 2003-11-11 | Matsushita Electric Industrial Co., Ltd. | Chien's searching apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07114375B2 (ja) | 1995-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0318547B1 (en) | Real-time bch error correction code decoding mechanism | |
| US5715262A (en) | Errors and erasures correcting reed-solomon decoder | |
| US6347389B1 (en) | Pipelined high speed reed-solomon error/erasure decoder | |
| EP0114938A2 (en) | On-the-fly multibyte error correction | |
| US5805617A (en) | Apparatus for computing error correction syndromes | |
| US6725416B2 (en) | Forward error correction apparatus and methods | |
| KR19990028201A (ko) | 10 비트 리드-솔로몬 에러 정정 모듈을 위한 전용 alu구조 | |
| JPH10112659A (ja) | 誤り訂正復号装置 | |
| JP3245290B2 (ja) | 復号方法とその装置 | |
| JP2001127645A (ja) | 誤り訂正方法および誤り訂正装置 | |
| EP0629052B1 (en) | Method of and circuit for correcting errors | |
| JP2662472B2 (ja) | 誤り訂正処理用シンドローム演算回路 | |
| JPS63123231A (ja) | 誤り位置検出装置 | |
| JP2553565B2 (ja) | ガロア体演算装置 | |
| JP3252515B2 (ja) | 誤り訂正装置 | |
| JP2907138B2 (ja) | 誤り訂正の演算処理方法及び処理回路 | |
| JP2944813B2 (ja) | 誤り訂正符号の復号装置 | |
| JP2575506B2 (ja) | チエンサーチ回路 | |
| EP1037148A1 (en) | Error coding method | |
| US6446233B1 (en) | Forward error correction apparatus and methods | |
| JP3280470B2 (ja) | 誤り訂正回路 | |
| KR930000220B1 (ko) | 리드-솔로몬 코드의 에러위치 정정시스템 | |
| KR100246342B1 (ko) | 리드솔로몬오류수정장치 | |
| JPH05268101A (ja) | チェンサーチ回路 | |
| JPH09185518A (ja) | 原始元αのべき乗生成方式及びその装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |