JPS63124300A - ソフトエラ−実装評価方法 - Google Patents
ソフトエラ−実装評価方法Info
- Publication number
- JPS63124300A JPS63124300A JP61270701A JP27070186A JPS63124300A JP S63124300 A JPS63124300 A JP S63124300A JP 61270701 A JP61270701 A JP 61270701A JP 27070186 A JP27070186 A JP 27070186A JP S63124300 A JPS63124300 A JP S63124300A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bits
- soft error
- time
- cycle time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置のソフトエラー実装評価方
法に関するものである。
法に関するものである。
第４図は従来のソフトエラー実装評価方法を説明するた
めのフローチャートである。
めのフローチャートである。
また、第５図はダイナ（ツクＲＡ Ｍのソフトエラー実
装評価時における入力信号波形を示す図である。
装評価時における入力信号波形を示す図である。
次に評価方法を第４図について説明する。
まず、全ビットのデータを書き込む（ステップ１１）。
次に、全ビットのデータを読み出す（ステップ１２）。
次に、データが正しく保持されているかをチェックする
（ステップ１３）。そして、データが正しく保持されて
いると判定されればステップ１２に戻り、再び全ビット
のデータを読みチェックを繰り返し、データが正しく保
持されていないと判定された場合はステップ１４に進み
、不良のデータを出力する。その後、不良デバイスの不
良データを正しく書き直した後（ステップ１５）、再度
ステップ１２に戻り読み出し動作を繰り返す。そして、
最後に不良データの発生数を基にソフトエラー率を計算
する。
（ステップ１３）。そして、データが正しく保持されて
いると判定されればステップ１２に戻り、再び全ビット
のデータを読みチェックを繰り返し、データが正しく保
持されていないと判定された場合はステップ１４に進み
、不良のデータを出力する。その後、不良デバイスの不
良データを正しく書き直した後（ステップ１５）、再度
ステップ１２に戻り読み出し動作を繰り返す。そして、
最後に不良データの発生数を基にソフトエラー率を計算
する。
上記のような従来のソフトエラー実装評価方法では、全
ピッ１−の読み出しを行うので、■サイクル中にアドレ
スを２度設定しなければならない。
ピッ１−の読み出しを行うので、■サイクル中にアドレ
スを２度設定しなければならない。
すなわら、ＲＡＳ信号の立下がりで行アドレスを設定し
、ＣＡＳ信号の立下がりで列アドレスを設定している。
、ＣＡＳ信号の立下がりで列アドレスを設定している。
しかし、ソフトエラー実装評価では数十個のデバイスを
同時に評価する必要があり、このため、信号波形の立上
がり立下がり時間が長くなってしまう。
同時に評価する必要があり、このため、信号波形の立上
がり立下がり時間が長くなってしまう。
また、ダイナミックＲＡＭでは各信号間のタイミングに
関する規定が多く、安定に評価するためには、サイクル
タイムを１μＳｅｅ以上にしなければならなかった。ダ
イナミック１’ｔＡＭのソフトエラーの発生確率はサイ
クルタイムに逆比例するので、サイクルタイムを短くす
ればソフトエラーの発生確率を高くできるが、上記の理
由により従来の方法ではサイクルタイムを短くできず、
ソフトエラー評価に長時間を必要とするという問題点が
あった。
関する規定が多く、安定に評価するためには、サイクル
タイムを１μＳｅｅ以上にしなければならなかった。ダ
イナミック１’ｔＡＭのソフトエラーの発生確率はサイ
クルタイムに逆比例するので、サイクルタイムを短くす
ればソフトエラーの発生確率を高くできるが、上記の理
由により従来の方法ではサイクルタイムを短くできず、
ソフトエラー評価に長時間を必要とするという問題点が
あった。
この発明は、かかる問題点を解決するなめになされたも
ので、ソフＩ・エラー評価に要する時間を短くできるソ
フトエラー実装評価方法を得ることを目的とする。
ので、ソフＩ・エラー評価に要する時間を短くできるソ
フトエラー実装評価方法を得ることを目的とする。
この発明に係るソフトエラー実装評価方法は、ソフトエ
ラーが発生し得る状態を半導体記憶装置の対角線上のビ
ットのデータまたは同一行あるいは同一列上のビットの
データを短いサイクルタイムで高速に読み出すことによ
り作り出すものである。
ラーが発生し得る状態を半導体記憶装置の対角線上のビ
ットのデータまたは同一行あるいは同一列上のビットの
データを短いサイクルタイムで高速に読み出すことによ
り作り出すものである。
この発明においては、半導体記憶装置の対・角線上のビ
ットのデータまたは同一行あるいは同一列上のビットの
データの読み出しを短いサイクルタイムで行え、一定時
間内でソフトエラーが発生し得る状態になる回数が増加
する。
ットのデータまたは同一行あるいは同一列上のビットの
データの読み出しを短いサイクルタイムで行え、一定時
間内でソフトエラーが発生し得る状態になる回数が増加
する。
第１図はこの発明のラフ１−エラー実装評価方法の一実
施例を説明するためのフローチャー１・である。また、
第２図はこの発明において、読み出しのために用いる入
力信号波形の一実施例を示す図である。
施例を説明するためのフローチャー１・である。また、
第２図はこの発明において、読み出しのために用いる入
力信号波形の一実施例を示す図である。
次に、この発明のソフトエラー実装評価方法を第１図に
基づいて説明する。
基づいて説明する。
まず、全ビットにデータを書き込む（ステップ１）。次
に、全ビットのデータを読み出す（ステップ２）。これ
らの状態でのサイクルタイムは、評価デバイスを安定に
動作させるために十分な長さにしておく。次に、データ
が正しく保持されているかをチェックする（ステップ３
）。そして、データが正しく保持されていると判定され
れば、ステップ６にとんでメモリ上の対角線上セルのデ
ータを読み出す。この時、行アドレスと列アドレスとは
同一アドレスになっているので、アドレスの設定は同一
サイクル内では一度の設定でよい。
に、全ビットのデータを読み出す（ステップ２）。これ
らの状態でのサイクルタイムは、評価デバイスを安定に
動作させるために十分な長さにしておく。次に、データ
が正しく保持されているかをチェックする（ステップ３
）。そして、データが正しく保持されていると判定され
れば、ステップ６にとんでメモリ上の対角線上セルのデ
ータを読み出す。この時、行アドレスと列アドレスとは
同一アドレスになっているので、アドレスの設定は同一
サイクル内では一度の設定でよい。
したがって、サイクルタイムを短＜１７でも安定に動作
するため、このサイクルタイムを十分に短くすることが
できる。そして、一定時間経過後ステップ２に戻り、サ
イクルタイムを長くして全ビットの読み出しを実施して
ソフトエラーの有無をチェックする〇 また、ステップ３でデータが正しく保持されていないと
判定された場合には、ステップ４へ進み不良のデータを
出力し、ステップ５で不良データを正しく書き直した後
、ステップ６へと進む。
するため、このサイクルタイムを十分に短くすることが
できる。そして、一定時間経過後ステップ２に戻り、サ
イクルタイムを長くして全ビットの読み出しを実施して
ソフトエラーの有無をチェックする〇 また、ステップ３でデータが正しく保持されていないと
判定された場合には、ステップ４へ進み不良のデータを
出力し、ステップ５で不良データを正しく書き直した後
、ステップ６へと進む。
そして、最後に不良データの発生数を基にソフトエラー
率を計算する。
率を計算する。
すなわち、この発明のソフトエラー実装評価方法では、
その試験時間の大部分をソフトエラーが発生し得る状態
を作り出すための対角線上のビットのデータの読出しに
費やすが、このときの入力信号波形は第２図に示すよう
に、行アドレスと列アドレスを同一にしているので、サ
イクルタイムが３００ｎＳでも安定して動作させること
ができるうえ、単位時間当たりにソフトエラーが発生し
得る状態になる回数が増加するので、評価に要する時間
を約３分の１と短縮することができる。
その試験時間の大部分をソフトエラーが発生し得る状態
を作り出すための対角線上のビットのデータの読出しに
費やすが、このときの入力信号波形は第２図に示すよう
に、行アドレスと列アドレスを同一にしているので、サ
イクルタイムが３００ｎＳでも安定して動作させること
ができるうえ、単位時間当たりにソフトエラーが発生し
得る状態になる回数が増加するので、評価に要する時間
を約３分の１と短縮することができる。
なお、上記実施例では、ソフトエラー評価時にアドレス
を対角線上、すなわち行アドレスおよび列アドレスを同
じにするものを示したが、第３図の実施例に示すように
ＣＡＳ信号を固定し、アドレスを縦一列に変化させて読
み出すようにしても同様の効果を奏する。
を対角線上、すなわち行アドレスおよび列アドレスを同
じにするものを示したが、第３図の実施例に示すように
ＣＡＳ信号を固定し、アドレスを縦一列に変化させて読
み出すようにしても同様の効果を奏する。
この発明は以上説明したとおり、ソフトエラーが発生し
得る状態を半導体記憶装置の対角線上のピットデータま
たは同一行あるいは同一列上のビットのデータを短いサ
イクルタイムで高速に読み出して作り出すようにしたの
で、短時間でソフトエラーが発生し得る状態を数多く作
ることができ、試験時間を短縮できるという効果がある
。
得る状態を半導体記憶装置の対角線上のピットデータま
たは同一行あるいは同一列上のビットのデータを短いサ
イクルタイムで高速に読み出して作り出すようにしたの
で、短時間でソフトエラーが発生し得る状態を数多く作
ることができ、試験時間を短縮できるという効果がある
。
第１図はこの発明のソフトエラー実装評価方法の一実施
例を説明するためのフローチャー１・、第２図はこの発
明において用いられる入力信号波形の一実施例を示す図
、第３図はこの発明において用いられる入力信号波形の
他の実施例を示す図、第４図は従来のソフトエラー実装
評価方法を説明するためのフローチャー１・、第５図は
従来の入力信号波形を示す図である。 図において、（１）〜（６）は各スデップを示す、。 代理人 大 岩 増 雄 （外２名）第１図 （１）〜（６）、スナック８ 第２図 第３図 第５図
例を説明するためのフローチャー１・、第２図はこの発
明において用いられる入力信号波形の一実施例を示す図
、第３図はこの発明において用いられる入力信号波形の
他の実施例を示す図、第４図は従来のソフトエラー実装
評価方法を説明するためのフローチャー１・、第５図は
従来の入力信号波形を示す図である。 図において、（１）〜（６）は各スデップを示す、。 代理人 大 岩 増 雄 （外２名）第１図 （１）〜（６）、スナック８ 第２図 第３図 第５図
Claims (1)
- 半導体記憶装置の全ビツトへのデータの書込みを行い
、次いでソフトエラーが発生し得る状態にした後、前記
全ビットのデータの読出しを行い、このとき検出された
不良データの発生数を基にソフトエラー率を計算するソ
フトエラー実装評価方法において、前記ソフトエラーが
発生し得る状態を前記半導体記憶装置の対角線上のビッ
トのデータまたは同一行あるいは同一列上のビットのデ
ータを短いサイクルタイムで高速に読み出すことにより
作り出すことを特徴とするソフトエラー実装評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270701A JPS63124300A (ja) | 1986-11-13 | 1986-11-13 | ソフトエラ−実装評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270701A JPS63124300A (ja) | 1986-11-13 | 1986-11-13 | ソフトエラ−実装評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124300A true JPS63124300A (ja) | 1988-05-27 |
Family
ID=17489755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270701A Pending JPS63124300A (ja) | 1986-11-13 | 1986-11-13 | ソフトエラ−実装評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124300A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489436A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Test method for memory device |
| JPS59227156A (ja) * | 1983-06-07 | 1984-12-20 | Sharp Corp | 半導体メモリのソフトエラ−評価方法 |
| JPS6132756A (ja) * | 1984-07-25 | 1986-02-15 | Canon Inc | インクジエツト記録装置 |
-
1986
- 1986-11-13 JP JP61270701A patent/JPS63124300A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489436A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Test method for memory device |
| JPS59227156A (ja) * | 1983-06-07 | 1984-12-20 | Sharp Corp | 半導体メモリのソフトエラ−評価方法 |
| JPS6132756A (ja) * | 1984-07-25 | 1986-02-15 | Canon Inc | インクジエツト記録装置 |
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