JPS63129645A - 論理セルの合成方法 - Google Patents
論理セルの合成方法Info
- Publication number
- JPS63129645A JPS63129645A JP61276963A JP27696386A JPS63129645A JP S63129645 A JPS63129645 A JP S63129645A JP 61276963 A JP61276963 A JP 61276963A JP 27696386 A JP27696386 A JP 27696386A JP S63129645 A JPS63129645 A JP S63129645A
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- JP
- Japan
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- basic
- logic
- tree structure
- gates
- circuit
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
従来、ＬＳＩ設計に用いる論理セルの合成を自動化する
と配置／配線のレイアウトに大面積を要するため、高密
度を必要とするものは特にマニュアルで行っていた。そ
のためどこではＡＩ言語を用いた手法により、回路の結
線情報を木構造（２進木）で表し、各探索ルートを構成
する集合を比較照合して配置／配線に適用できる同一の
構成要素の抽出を行い、基本ゲートレベルでの繰り返し
、直並列性等を反映した基本ゲートの配置を行うことに
より、高密度に論理セルの合成を自動化する方法を提起
する。
と配置／配線のレイアウトに大面積を要するため、高密
度を必要とするものは特にマニュアルで行っていた。そ
のためどこではＡＩ言語を用いた手法により、回路の結
線情報を木構造（２進木）で表し、各探索ルートを構成
する集合を比較照合して配置／配線に適用できる同一の
構成要素の抽出を行い、基本ゲートレベルでの繰り返し
、直並列性等を反映した基本ゲートの配置を行うことに
より、高密度に論理セルの合成を自動化する方法を提起
する。
本発明はＬＳＩ設計に用いる論理セルの合成方法に関す
る。
る。
レイアウト設計の自動化においては、あらかじめ準備し
たセルマスクパターンを使用し、セル間配線を自動で行
っている。
たセルマスクパターンを使用し、セル間配線を自動で行
っている。
セルマスクパターンはライブラリとして登録され、レイ
アウト設計者に提供されている。
アウト設計者に提供されている。
論理セルは面積最小化が重要であり、前記のように従来
、そのパターンは人手により設計されていた。
、そのパターンは人手により設計されていた。
また、論理ＬＳＩのレイアウト設計では数１０種類もの
セルパターンを設計する必要があり、多くの工数がかか
っていた。
セルパターンを設計する必要があり、多くの工数がかか
っていた。
そのため、論理セルの合成（作成）を自動化する試みが
行われつつある。
行われつつある。
従来、自動レイアウトを行う場合、接続関係や基本セル
の形状等を主に考慮して行っていた。
の形状等を主に考慮して行っていた。
しかしながら、実際にマニュアルレイアウトを行う場合
は、結線数やマンハッタン距離よりも、回路ブロックの
繰り返し、回路ブロックの直並列性、優先配線等の論理
回路の特徴をより多く考慮しているため、マニュアルレ
イアウトの方が自動レイアウトより高密度に合成される
。
は、結線数やマンハッタン距離よりも、回路ブロックの
繰り返し、回路ブロックの直並列性、優先配線等の論理
回路の特徴をより多く考慮しているため、マニュアルレ
イアウトの方が自動レイアウトより高密度に合成される
。
そのために、論理回路の特徴を抽出し、その特徴を反映
した配置が可能な高密度の論理セルの自動合成方法が望
まれる。
した配置が可能な高密度の論理セルの自動合成方法が望
まれる。
〔発明が解決しようとする問題点〕
従来の自動レイアウトでは、論理セルの高密度化が困難
であった。
であった。
上記問題点の解決は、基本ゲートの集合である論理セル
を合成するに際し、基本ゲートを構成要素として回路の
結線情報を木構造で表し、木構造内の各探索ルートを該
構成要素により構成する集合を比較照合して、配置／配
線に適用できる同一の構成要素の抽出を行い、基本ゲー
トレベルでの繰り返し、直並列性等の回路の特徴を反映
した基本ゲートの配置を行う論理セルの合成方法により
達成される。
を合成するに際し、基本ゲートを構成要素として回路の
結線情報を木構造で表し、木構造内の各探索ルートを該
構成要素により構成する集合を比較照合して、配置／配
線に適用できる同一の構成要素の抽出を行い、基本ゲー
トレベルでの繰り返し、直並列性等の回路の特徴を反映
した基本ゲートの配置を行う論理セルの合成方法により
達成される。
本発明はＬＳＩの回路情報を、基本ゲートを構成要素と
する木構造で表すと、木構造内の各探索ルートは各集合
で表すことでき、ＬＩＳＰ、またはＰｒｏｌｏｇのＡＩ
言語を用いて論理和、論理積、排他的論理和等の処理を
行うことにより、上記の各集合の比較照合が可能となり
、同一の構成要素の抽出ができることを利用して自動レ
イアウトを行い、論理セルの高密度化をはかったもので
ある。
する木構造で表すと、木構造内の各探索ルートは各集合
で表すことでき、ＬＩＳＰ、またはＰｒｏｌｏｇのＡＩ
言語を用いて論理和、論理積、排他的論理和等の処理を
行うことにより、上記の各集合の比較照合が可能となり
、同一の構成要素の抽出ができることを利用して自動レ
イアウトを行い、論理セルの高密度化をはかったもので
ある。
本発明の実施例を第１図〜第５図を用いて説明する。
第１図は本発明の処理フロー図である。
図において、（Ｉ）〜（Ｖｌ）は情報、または各処理を
示す。
示す。
第２図は実施例として選んだ４ Ｂｉｔ Ｍａｇｎｉｔ
ｕｄｅＣｏｍｐａｒａｔｏｒの等価回路図である。
ｕｄｅＣｏｍｐａｒａｔｏｒの等価回路図である。
いま、第１図の処理フローに従って説明する。
まず、第２図に示される回路情報（１）から、Ｎ２Ｎ
、 Ｎ３Ｎ等の基本ゲートに分解する。
、 Ｎ３Ｎ等の基本ゲートに分解する。
第２図の■〜［相］は基本ゲー）Ｎ２Ｎ、 Ｎ３Ｎ等の
通し番号である。
通し番号である。
基本ゲート間の結線情報（ＩＩ）から、結線情報を第３
図のように木構造で表し、繰り返し回路の抽出゛（ＩＩ
Ｉ ）を行う。
図のように木構造で表し、繰り返し回路の抽出゛（ＩＩ
Ｉ ）を行う。
第３図は基本ゲートを構成要素として、等価回路の結線
情報を木構造で表した図である。
情報を木構造で表した図である。
図において、木構造内の各探索ルートは、Ｎ２Ｎ、 Ｎ
２Ｎ、 Ｎ３Ｎ、 Ｒ２ＮＮ２Ｎ、 Ｎ３Ｎ、 Ｎ３Ｎ
、 Ｒ２Ｎとなり、各探索ルートは上記の各集合で表す
ことが可能となる。
２Ｎ、 Ｎ３Ｎ、 Ｒ２ＮＮ２Ｎ、 Ｎ３Ｎ、 Ｎ３Ｎ
、 Ｒ２Ｎとなり、各探索ルートは上記の各集合で表す
ことが可能となる。
実際的には、以下の処理はＬＩＳＰ、またはＰｒｏｌｏ
ｇのＡＩ言語を用いて処理される。
ｇのＡＩ言語を用いて処理される。
例えば、ＬＩＳＰを用いると、基本ゲートはアトム（言
語の基本構成要素）に対応し、各集合は３式（アトムで
構成した論理を表す集合を示す）となる。
語の基本構成要素）に対応し、各集合は３式（アトムで
構成した論理を表す集合を示す）となる。
ＬＩＳＰでの処理では、各アトムの論理和、論理積、排
他的論理和等の処理を行うことにより、３式で表される
各集合の比較照合が可能となり、同一の構成要素の抽出
ができる。
他的論理和等の処理を行うことにより、３式で表される
各集合の比較照合が可能となり、同一の構成要素の抽出
ができる。
同一の構成要素として具体的には、
Ｎ２Ｎ −０２４の並列繰り返し （ａ）Ｎ
２Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ２Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （ｂ
）Ｎ３Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （Ｃ
）Ｎ４Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ４Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （ｄ
）Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （ｅ
）Ｎ５Ｎ −Ｎ３Ｎ −１？２Ｎ Ｎ５Ｎ −Ｎ３Ｎ −１？２Ｎの並列繰り返し （
ｆ）等の同一構成要素が抽出される。また、並列繰り返
しくａ）〜（ｆ）は、木構造の頂点がＲ２Ｈであること
から、 Ｎ２Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ４Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （稍
のように、繰り返しの集合を１つにすることができる。
２Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ２Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （ｂ
）Ｎ３Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （Ｃ
）Ｎ４Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ４Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （ｄ
）Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （ｅ
）Ｎ５Ｎ −Ｎ３Ｎ −１？２Ｎ Ｎ５Ｎ −Ｎ３Ｎ −１？２Ｎの並列繰り返し （
ｆ）等の同一構成要素が抽出される。また、並列繰り返
しくａ）〜（ｆ）は、木構造の頂点がＲ２Ｈであること
から、 Ｎ２Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ４Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈ Ｎ５Ｎ −Ｎ３Ｎ −Ｒ２Ｈの並列繰り返し （稍
のように、繰り返しの集合を１つにすることができる。
つぎに、繰り返し回路間の直並列等の情報の整理（ＩＶ
）を行うと第４図が得られる。
）を行うと第４図が得られる。
第４図は繰り返し回路間の直並列等の情報の整理を行っ
た結果を示すブロック図である。
た結果を示すブロック図である。
図において、
１〜４はＮ２Ｎ 、 Ｄ２４．
５．６はＮ２Ｎ 、 Ｎ３Ｎ 、 Ｎ４Ｎ 、 Ｎ５Ｎ
５Ｎ５Ｎ 。
５Ｎ５Ｎ 。
Ｎ３Ｎ 、 Ｎ３Ｎ 、 Ｒ２Ｈ
により構成される論理セルである。
つぎに、繰り返し回路内の検討（Ｖ）を行い、先に抽出
した論理回路の特徴を反映して基本ゲートを第５図のよ
うに配置（Ｖｌ）する。
した論理回路の特徴を反映して基本ゲートを第５図のよ
うに配置（Ｖｌ）する。
第５図は繰り返し回路内の検討を行った結果を示す配置
図である。
図である。
図は、例えば第４図の論理妄ル５のレイアウトを示す。
八〜Ｈは論理セル５内の各基本セルである。
基本ゲートを配置する際は、各基本ゲートの使用トラン
ジスタ数により領域を確保する。
ジスタ数により領域を確保する。
つぎに、基本ゲート間の結線状態を調べ、各基本ゲート
上を通過する結線数を求め、各基本ゲートが作成可能か
どうかを調べる。
上を通過する結線数を求め、各基本ゲートが作成可能か
どうかを調べる。
作成不可能の場合は、再度基本ゲートを配置し直す。
作成可能な場合は、基本ゲート内のトランジスタの配置
が完了する。
が完了する。
以上のように、本発明により回路の繰り返し、直並列等
の情報を考慮して配置することにより、これらの情報を
考慮しない従来の場合に比較して、約８０％程度の高密
度化が可能となった。
の情報を考慮して配置することにより、これらの情報を
考慮しない従来の場合に比較して、約８０％程度の高密
度化が可能となった。
以上詳細に説明したように本発明による自動レイアウト
においては、論理セルの高密度化が可能となる。
においては、論理セルの高密度化が可能となる。
第１図は本発明の処理フロー図、
第２図は実施例の等価回路図、
第３図は基本ゲートを構成要素として、等価回路の結線
情報を木構造で表した図、 第４図は繰り返し回路間の直並列等の情報の整理を行っ
た結果を示すブロック図、 第５図は繰り返し回路内の検討を行った結果を示す配置
図である。 図において、 １〜４はＮ２Ｎ 、 Ｄ２４ によりより構成される論理セル、 ５．６はＮ２Ｎ 、 Ｎ３Ｎ ５Ｎ４Ｎ 、 Ｎ５Ｎ
５Ｎ５Ｎ 。 Ｎ３Ｎ 、、Ｎ３Ｎ 、Ｒ２Ｎ によりより構成される論理セル Ｎ２Ｎ、 Ｎ３Ｎ等は基本ゲート、 ■〜［相］は基本ゲー）Ｎ２Ｎ、、Ｎ３Ｎ等の通し番号
、Ａ−Ｈは論理セル５内の各基本セル ♀１ 目 享 ３ 図 仲夏［回路間ｆ）Ｌ技列序Ｄ・清按α整理粘呆丘斥■ブ
°■ツフ回 寒４ 図
情報を木構造で表した図、 第４図は繰り返し回路間の直並列等の情報の整理を行っ
た結果を示すブロック図、 第５図は繰り返し回路内の検討を行った結果を示す配置
図である。 図において、 １〜４はＮ２Ｎ 、 Ｄ２４ によりより構成される論理セル、 ５．６はＮ２Ｎ 、 Ｎ３Ｎ ５Ｎ４Ｎ 、 Ｎ５Ｎ
５Ｎ５Ｎ 。 Ｎ３Ｎ 、、Ｎ３Ｎ 、Ｒ２Ｎ によりより構成される論理セル Ｎ２Ｎ、 Ｎ３Ｎ等は基本ゲート、 ■〜［相］は基本ゲー）Ｎ２Ｎ、、Ｎ３Ｎ等の通し番号
、Ａ−Ｈは論理セル５内の各基本セル ♀１ 目 享 ３ 図 仲夏［回路間ｆ）Ｌ技列序Ｄ・清按α整理粘呆丘斥■ブ
°■ツフ回 寒４ 図
Claims (1)
- 【特許請求の範囲】 基本ゲートの集合である論理セルを合成するに際し、 基本ゲートを構成要素として回路の結線情報を木構造で
表し、 木構造内の各探索ルートを該構成要素により構成する集
合を比較照合して、配置／配線に適用できる同一の構成
要素の抽出を行い、基本ゲートレベルでの繰り返し、直
並列性等の回路の特徴を反映した基本ゲートの配置を行
う ことを特徴とする論理セルの合成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276963A JPS63129645A (ja) | 1986-11-20 | 1986-11-20 | 論理セルの合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276963A JPS63129645A (ja) | 1986-11-20 | 1986-11-20 | 論理セルの合成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129645A true JPS63129645A (ja) | 1988-06-02 |
Family
ID=17576850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276963A Pending JPS63129645A (ja) | 1986-11-20 | 1986-11-20 | 論理セルの合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990010914A1 (fr) * | 1989-03-09 | 1990-09-20 | Fujitsu Limited | Methode de representation d'un circuit logique |
| JPH0310377A (ja) * | 1989-06-07 | 1991-01-17 | Matsushita Electric Ind Co Ltd | 論理回路生成方法 |
-
1986
- 1986-11-20 JP JP61276963A patent/JPS63129645A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990010914A1 (fr) * | 1989-03-09 | 1990-09-20 | Fujitsu Limited | Methode de representation d'un circuit logique |
| JPH0310377A (ja) * | 1989-06-07 | 1991-01-17 | Matsushita Electric Ind Co Ltd | 論理回路生成方法 |
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