JPS63131621A - 符号変換方式 - Google Patents
符号変換方式Info
- Publication number
- JPS63131621A JPS63131621A JP27801686A JP27801686A JPS63131621A JP S63131621 A JPS63131621 A JP S63131621A JP 27801686 A JP27801686 A JP 27801686A JP 27801686 A JP27801686 A JP 27801686A JP S63131621 A JPS63131621 A JP S63131621A
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- JP
- Japan
- Prior art keywords
- bit
- data
- speed
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 14
- 238000003780 insertion Methods 0.000 claims abstract description 5
- 230000037431 insertion Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 4
- 238000000605 extraction Methods 0.000 abstract description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は符号変換方式に関し、特に高速２値デイジタル
伝送に用いる符号変換方式に関するものである。
伝送に用いる符号変換方式に関するものである。
従来、この種の高速２値デイジタル伝送においては、い
わゆるスクランブル方式やコーテッド・マーク・インパ
ージ日ン（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ
）ＣＭＩ、７”イファレンシャル・モード・インパージ
＊ｙ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｍｏｄｅ Ｉｎｖ
ｅｒｓｉｏｎ）ＤＭＩ方式等の符号変換方式が用いられ
ている。
わゆるスクランブル方式やコーテッド・マーク・インパ
ージ日ン（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ
）ＣＭＩ、７”イファレンシャル・モード・インパージ
＊ｙ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｍｏｄｅ Ｉｎｖ
ｅｒｓｉｏｎ）ＤＭＩ方式等の符号変換方式が用いられ
ている。
上述したスクランブル方式では同符号連続によシタイミ
ング抽出が不能となる欠点がある。また、ＣＭＩ、ＤＭ
Ｉ等の符号変換方式では伝送速度の上昇を伴い高速論理
回路の必要性及び伝送路の帯域等の問題がおシ、高速デ
ィジタル伝送には不向きである欠点がある。
ング抽出が不能となる欠点がある。また、ＣＭＩ、ＤＭ
Ｉ等の符号変換方式では伝送速度の上昇を伴い高速論理
回路の必要性及び伝送路の帯域等の問題がおシ、高速デ
ィジタル伝送には不向きである欠点がある。
本発明の目的は、伝送速度を大幅に上げることなく、同
符号連続を抑えタイミング抽出を確実にして信頼度を高
めた高速ディジタル伝送が可能な符号変換方式を提供す
ることにある。
符号連続を抑えタイミング抽出を確実にして信頼度を高
めた高速ディジタル伝送が可能な符号変換方式を提供す
ることにある。
本発明の符号変換方式は、連続して入力されるデータの
ｍビットを等しい時間の（ｍ＋１）ビットに符号変換す
る符号変換方式において、前記ｍビットデータ中の最後
のビットを含みにビット前のデータの１１１及び“０”
の個数を検出する検出手段と、この検出手段の出力によ
ｐ（ｍ＋１）ビット目に挿入するビットの１ ＠ 、
ｌ □ ｌの値を変えるビット挿入手段を備えている。
ｍビットを等しい時間の（ｍ＋１）ビットに符号変換す
る符号変換方式において、前記ｍビットデータ中の最後
のビットを含みにビット前のデータの１１１及び“０”
の個数を検出する検出手段と、この検出手段の出力によ
ｐ（ｍ＋１）ビット目に挿入するビットの１ ＠ 、
ｌ □ ｌの値を変えるビット挿入手段を備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
同図において、速度変換回路３には入力データ（ＤＡＴ
Ａ）１とクロック（ＣＬＫ）２が入力され、ＤＡＴＡＩ
とＣＬＫ２は（ｍ＋１）／ｍｏ速度以上に変換されて出
力データ（ＤＡＴＡ’）とクロック（ＣＬＫ’）が出力
される。速度変換されたＤＡＴＡ’の１１１はにビット
カウンタ４によってカウントされ、また１０１は反転回
路５により反転されてにビットカウンタ６によってカウ
ントされる。ｋビットカウンタ４及び６の出力はコンパ
レータ７によシ”１°及び１０”の個数が比較される。
Ａ）１とクロック（ＣＬＫ）２が入力され、ＤＡＴＡＩ
とＣＬＫ２は（ｍ＋１）／ｍｏ速度以上に変換されて出
力データ（ＤＡＴＡ’）とクロック（ＣＬＫ’）が出力
される。速度変換されたＤＡＴＡ’の１１１はにビット
カウンタ４によってカウントされ、また１０１は反転回
路５により反転されてにビットカウンタ６によってカウ
ントされる。ｋビットカウンタ４及び６の出力はコンパ
レータ７によシ”１°及び１０”の個数が比較される。
一方、前記Ｌ）ＡＴＡ’は遅延回路８により（ｍ＋１）
ビット目に位相が合わせられ、コンバレータフの出力は
ビット挿入回路９によって、ＤＡＴＡ’の１１“の数が
多いときはＩＯ“が、また”ＯＩの数が多いときは１１
１が前記（ｍ＋１）ビット目に付加されて出力データ（
ＯＵＴ）１ｏとなる。
ビット目に位相が合わせられ、コンバレータフの出力は
ビット挿入回路９によって、ＤＡＴＡ’の１１“の数が
多いときはＩＯ“が、また”ＯＩの数が多いときは１１
１が前記（ｍ＋１）ビット目に付加されて出力データ（
ＯＵＴ）１ｏとなる。
本実施例によれば、同符号の最大連続はｍビットに抑え
られ、ｍ及びｋの値を適当に選定することにより受信端
においてタイミング抽出が確実になる。
られ、ｍ及びｋの値を適当に選定することにより受信端
においてタイミング抽出が確実になる。
以上説明したように本発明は、入力データのｍビット中
の最後のビットを含みにビット前のデータの′ＩＭ□ｍ
の個数によシ（ｍ＋１）ビット目の“１°、”０°の値
を変えることにより、受信端においてタイミング抽出が
確実に行われるので、信頼度の高い高速ディジタル伝送
を実現できる効果がある。
の最後のビットを含みにビット前のデータの′ＩＭ□ｍ
の個数によシ（ｍ＋１）ビット目の“１°、”０°の値
を変えることにより、受信端においてタイミング抽出が
確実に行われるので、信頼度の高い高速ディジタル伝送
を実現できる効果がある。
第１図は本発明の符号変換方式の一実施例を示すブロッ
ク図である。 １・・−・・・入力データ（ＤＡＴＡ）、２・・・・・
・クロック（ＣＬＫ）、３・・・・・・速度変換回路、
４，６・・・・・・ｋビットカウンタ、５・・・・・・
反転回路、７・・・・・・コンパレータ、８・・・・・
・遅延回路、９・・・・・・ビット挿入回路、１０・・
・・・・出力データ（ＯＵＴ）。 代理人 弁理士 内 原 晋 ゛番
ク図である。 １・・−・・・入力データ（ＤＡＴＡ）、２・・・・・
・クロック（ＣＬＫ）、３・・・・・・速度変換回路、
４，６・・・・・・ｋビットカウンタ、５・・・・・・
反転回路、７・・・・・・コンパレータ、８・・・・・
・遅延回路、９・・・・・・ビット挿入回路、１０・・
・・・・出力データ（ＯＵＴ）。 代理人 弁理士 内 原 晋 ゛番
Claims (1)
- 連続して入力されるデータのｍビットを等しい時間の（
ｍ＋１）ビットに符号変換する符号変換方式において、
前記ｍビットデータ中の最後のビットを含みにビット（
３≦ｋ≦ｍ）前のデータの“１”及び“０”の個数を検
出する検出手段と、この検出手段の出力により（ｍ＋１
）ビット目に挿入するビットの“１”、“０”の値を変
えるビット挿入手段とを備えることを特徴とする符号変
換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801686A JPS63131621A (ja) | 1986-11-20 | 1986-11-20 | 符号変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801686A JPS63131621A (ja) | 1986-11-20 | 1986-11-20 | 符号変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131621A true JPS63131621A (ja) | 1988-06-03 |
Family
ID=17591465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27801686A Pending JPS63131621A (ja) | 1986-11-20 | 1986-11-20 | 符号変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763533B1 (ko) | 2006-06-01 | 2007-10-05 | 삼성전자주식회사 | 버스 인버팅 코드 생성 장치 및 이를 이용한 버스 인버팅코드 생성 방법 |
-
1986
- 1986-11-20 JP JP27801686A patent/JPS63131621A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763533B1 (ko) | 2006-06-01 | 2007-10-05 | 삼성전자주식회사 | 버스 인버팅 코드 생성 장치 및 이를 이용한 버스 인버팅코드 생성 방법 |
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