JPS63132353A - キヤツシユメモリの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メインメモリ制御ユニット内にメインメモリのブロック
毎のリードアクセス回数を示す制御情報を置き、この制
御情報に従ってキャッシュメモリに対するインバリデー
ション指示を行なって該指示の回数を減少させる。

〔産業上の利用分野〕

本発明は、それぞれがキャッシュメモリを持つ複数のＣ
ＰＵでメインメモリを共用する処理装置のキャッシュメ
モリ制御方式に関する。

〔従来の技術〕

コンピュータシステムはＣＰＵ　１つにメモリ（ＭＥＭ
）１つがオーツドックスな形であるが、システムのパフ
ォーマンス向上要求に伴なって複数のＣＰＵにメモリ１
つの構成のものが現われている。

このような複数のＣＰＵ　（プロセッサ）で処理を分担
するシステムでも、各ＣＰＵにキャッシュメモリを持た
せると性能向上に有効である。第３図はこの種のシステ
ムの構成図で、ＭＥＭはメインメモリ、ＭＣＵはメイン
メモリ制御ユニット、ＣＭは各ＣＰＵ毎のキャッシュメ
モリである。

ＣＰＵがあるアドレスを示してメモリＭＥＭをリードア
クセスするとその読取りデータはＣＰＵへ送られると共
にキャッシュメモリＣＭへも送られ、そこに格納される
。このリードアクセスでメモリＭＥＭから送られる読取
データはブロック単位であり、従って上記アドレスの次
のアドレスなどのデータはキャッシュメモリにあるから
ＣＰＵはそれを読出せばよく、メモリＭＭから取寄せる
必要がなく、アクセスタイムの短縮が可能になる。

ＣＰＵがデータを書込むときは、これはメモリＭＥＭと
共にキャッシュＣＭに対して行なう。即ち、キャッシュ
の内容とメインメモリの当該ブロックの内容は常に同じ
でなければならないが、キャッシュと共にメインメモリ
も更新しておけばこの同一関係は確保される。

メインメモリＭＥＭからのり−ドＲはブロック単位で行
われ、このブロックリードＲは複数のＣＰＵが任意に行
えるので、同じメモリブロックＭＢが複数のキャッシュ
メモ９０Ｍ１１．１２内に同時に存在することがあり得
る。この様な場合に例えばＣＰＵ２がキャッシュメモ９
０Ｍ１２内のブロックに対しライトアクセスＷを行うと
、例えば、ライトスル一方式では、メインメモリＭＥＭ
も書替えられるため、ＣＰｔＴ１のキャッシュメモリＣ
ＭＩＩの内容はメインメモリのそれと不一致になる。そ
こでメモリ制御ユニットＭＣＵはＣＰＵ１に対しインバ
リデーション指示ＩＶを出してキャッシュメモリＣＭＩ
Ｉ内の該当ブロックを無効にさせるようにしている。ス
ワップ方式の場合にも同様に適用出来る。但し、この場
合には、ＣＰＵのキャッシュへのライトアクセスがメモ
リに反映しないので、ライトアクセスの度にＭＣＵにそ
の旨を知らせる。

〔発明が解決しようとする問題点〕

上述したインバリデーション操作がないと、ＣＰＵＩは
キャッシュメモリＣＭＩＩ内の古いデータを使用するこ
とになり不都合であるが、上記操作によりこれは救われ
る。そこで従来方式ではＭＣＵは、あるＣＰＵがキャッ
シュのブロックにライトアクセスを行なうと、必らず他
のＣＰＵに対してそのキャッシュが同じ内容を持ってい
る／いないに拘わらずキャッシュインバリデーションを
指示していた。

しかしながら、このようにライトアクセスが起る度にキ
ャッシュインバリデーション指示を行なうと、指示を受
けたＣＰＵにとっては処理の妨害になる。例えばＣＰＵ
２がライトアクセスＷをする前にＣＰＵＩが該当ブロッ
クをスワップアウトしていたり、もともとＣＰＵＩのキ
ャッシュメモリＣＭＩＩ内に該当ブロックがない場合等
は、ＭＣＵからのインバリデーション指示ＩＶは無駄な
ものであり、しかもこの指示を受けたＣＰＵは該当デー
タ有無のチェック等を行う必要があるので、本来の処理
が妨害される。一般には、複数のＣＰＵによる同じブロ
ックの同時共有の確率は低いので、無駄なインバリデー
ションによるオーバーヘッドの増加は無視できない。

複数ＣＰＵシステムとしては、第３図のような各ＣＰＵ
をＭＣＵへたこ足状に接続する方式の他に、各ＣＰＵを
コモンバスを通してメモリ制御ユニットＭＣＵに接続す
る構成もある。この場合も種々のキャッシュメモリ制御
方式が提案されているが、ＣＰＵ間通信、バスへのブロ
ックアクセスの監視等の実現可能性が明確ではない。ま
た、コモンバス構成のために、ＣＰＵ台数に関係してバ
スのトラフィックによる性能低下等の問題も明確ではな
（、実用化はされていない。

本発明は、メインメモリのリードブロック毎にＭＣＵで
その使用状況を把握し、キャッシュメモリに対するライ
トアクセス発生時に、当該メモリブロックを保存してい
るキャッシュメモリが他になければ、インバリデーショ
ン指示を出さないようにして、他のＣＰＵへのオーバー
ヘッドを減少させようとするものである。

〔問題点を解決するための手段〕

第１図は本発明の基本構成図で、ＣＰＵＩ〜ＣＰＵ４は
プロセッサ、ＣＭＩＩ〜ＣＭ１４はそれぞれのキャッシ
ュメモリ、ＭＣＵはメインメモリ制御ユニット、ＭＥＭ
はメインメモリユニットである。メインメモリ制御ユニ
ットＭＣＵはブロックリード制御機構ＢＲＣとインバリ
デーション制御機構ＩＶＣの他に、インバリデーション
制御メモリＩＶＭを備える。

インバリデーション制御メモリＩＶＭはメインメモリＭ
ＥＭのブロック（キャッシュメモリへの転送単位で第３
図のＭＢ）単位毎に、リードアクセスの状況を記憶して
お（為の制御メモリである。

インバリデーション制御機構ＩＶＣはこの制御メモリＩ
ＶＭの内容をもとに、キャッシュメモリＣＭに対するイ
ンバリデーションｒ旨示の制御を行う。

ブロックリード制御機構ＢＲＣは、ＣＰＵからメインメ
モリユニットＭＥＭのブロックにリードアクセスがあっ
た時に、インバリデーション制御メモリＩＶＭ内の対象
ブロックの制御情報を更新する。インバリデーション制
御機構ＩＶＣは、ＣＰＵからメインメモリユニットＭＥ
Ｍのブロックにライトアクセスがあった時に、インバリ
デーション制御メモリＩＶＭ内の対象プロ・ツクの制御
情報を更新し、必要によって他ＣＰＵに対してそのブロ
ックのインバリデーション指示を行う。

〔作用〕

本発明ではインバリデーション制御メモリ■■Ｍに書込
まれている同一ブロックへのリードアクセス回数の制御
情報をもとに、そのブロックへのライトアクセスがあっ
たとき他のＣＰＵのキャッシュメモリ内の対象ブロック
を無効にする（インバリデーション）指示を行なう。ラ
イトアクセスがあっても、その対象プロ・ツクの制御情
報が他のＣＰＵのキャッシュメモリに当該ブロックが保
存されていることを示していなければ、インバリデーシ
ョン指示は出さない。このことでインバリデーション回
数を減らし、他ＣＰＵへのオーバーヘッドを少なくする
ことができる。他のＣＰＵのキャッシュメモリに当該ブ
ロックが存在する／しないは当該ブロックへのリードア
クセス回数が２以上であることにより判定できる。即ち
あるＣＰＵが該ブロックをアクセスすると該制御情報は
０から１に変り、再び該ブロックにアクセスがあると該
制御情報は１から２に変るが、このときアクセスしたＣ
ＰＵは、同じＣＰＵが同じブロックを２度アクセスする
ことはないから、他のＣＰＵである。従って制御情報と
しては２ビツトを用窓し、それをカウンタのように使用
すれば、他のＣＰＵにも該当ブロックがあるか否かの判
断をすることができる。

〔実施例〕 第２図は本発明の一実施例を示す図で、インバリデージ
・ヨン制御メモリ　（ＩＶＭ）内の１ブロック当りの制
御情報■の状態遷移を示している。本例では１ブロック
当りの制御情報ｌに２ビツトを割当て、それをカウンタ
のように使用する。即ち制御情報Ｉは最初はＯであり、
リードアクセスがある毎に■、■、■のルートで１づつ
増加させる。

但し、３ＣＰＵがリード要求を出してＩ＝３になったら
、次に他のＣＰＵがリード要求を出しても１＝３の状態
を保持させる（＠ｌのループ）。従って、■のルートは
ない。キャッシュメモリではスペースがな（なると必要
度の低いブロックを追放してスペースを作り、そこへ新
ブロックを収容するが、このスワップアウトを行なうと
■、■のルートで１ずつ減少させる。但し、Ｉ＝３の状
態ではスワップアウトがあっても不変とする。従って■
のルートはない。■のルートはＩ＝０からＩ−３に変る
ことを示すが、増減は１ずつであるからこのルートもな
い。これらの状態遷移は全てブロックリード制御機構Ｂ
ＲＣによって制御する。ブロックリード、スワップアウ
トで有効なものを一括して示すと次のようになる。

■、■、■：　ＣＰＵから該ブロックに対するリードア
クセス要求 ■、■：該ブロツブロックるＣＰＵからのスワンプアウ
ト要求 ＠ｌ：ｉ＝３の状態でのＣＰＵから該ブロックに対する
リードアクセス要求又は該ブロックに対するＣＰＵから
のスワンプアウト要求。

ライトアクセス時にはインバリデーション制御機構■■
Ｃがインバリデーション制御メモリＩＶＭの制御情報■
を見て無効指示を行なうか否か決める。Ｉ＝２又はＩ＝
３なら無効指示を出し、■＝１なら（工＝０は有り得な
い）無効指示を出さない。■とＯはライトアクセス発生
時に１＝２以上であったため、インバリデーション制御
機構ＩＶＣが他ＣＰＵに対して対象ブロックの無効指示
を出し、これに伴なって制御情報Ｉを１に更新した（無
効指示を出すとＩ＝１にする）状態を示す。

■はＩ＝１でライトアクセスが生じた場合である。

！＝１のときのライトアクセス要求は対象ブロックを保
存しているＣＰＵからのものであり、他のＣＰＵは対象
ブロックを保持していないことを示しているので、この
ときはインバリデーション指示は出さず、そして対象ブ
ロックをＩ　ＣＰＵが持っていることも確かであるから
１＝１のま＼にしておく。この■のケースの確率が高い
ほど無駄なインバリデーションが回避される率が高くな
る。

尚、上記の例では３ＣＰＵ以上が同じブロックをリード
アクセスしてそのブロックに対する制御情報が１＝３に
張り付いた後に、スワツプアウト等で結局そのブロック
を保持しているＣＰＵが１つになっても、そのブロック
に対する制御情報はＩ＝３のままであるから、当該ブロ
ックに対するライトアクセスが起ると他のＣＰＵにイン
バリデーション指示を行ってしまう不都合は残る。この
問題を解決するためには１ブロック当りの制御情？１１
のビット数を増やして例えば３ビツトにすればよく、こ
の様にすれば、第１図の様に４台のＣＰＵを使用するシ
ステムならリードアクセスでＩ−４まで上昇し、スワッ
プアウトで１＝４から順次低下でき、Ｉ＝１に戻った状
態でのライトアクセスなら無効を誇示は出さないように
することができる（３ビツトなら７　ＣＰＬＩまでこの
ように扱える）。しかし、一般に多数のＣＰＵが同じブ
ロックを同一時間帯に重複して使用する確率は著しく小
さいことを考慮すれば、実施例のように１＝３で停止さ
せることに起因する不要なインバリデーションの発生確
率は小さく、実用上問題ないと考えられる。

（発明の効果） 以上述べたように本発明によれば、メインメモリ制御ユ
ニット内にメインメモリの各ブロックの使用状況を示す
インバリデーション制御メモリを設け、この制御メモリ
の情報に従ってインバリデーション指示を行なうことに
より、不要なインバリデーション指示を回避し、ＣＰＵ
に無意味な動作をさせないようにすることができる利点
が得られる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の一実施例を示す制御情報の状態遷移図
、 第３図は従来のキャッシュメモリ制御方式を示す説明図
である。

Claims (1)

1. 【特許請求の範囲】 それぞれがキャッシュメモリ（ＣＭ）を有する複数のプ
   ロセッサ（ＣＰＵ）がメインメモリ制御ユニット（ＭＣ
   Ｕ）を介して共通のメインメモリ（ＭＥＭ）をアクセス
   し、読出したデータブロックをキャッシュメモリに貯え
   ておくコンピュータシステムのキャッシュメモリ制御方
   式において、該制御ユニット（ＭＣＵ）内にメモリブロ
   ック（ＭＢ）毎のアクセス状況を示す制御情報（Ｉ）を
   記憶する制御メモリ（ＩＶＭ）を設け、プロセッサから
   メインメモリに対してブロックリード要求が起る度に該
   制御情報を更新し、ライト要求が起る度に該制御情報を
   逆方向に更新するようにしておき、 ライトアクセスがあったとき該制御情報を見て対象とな
   るメモリブロック（ＭＢ）が２以上のキャッシュメモリ
   （ＣＭ）内に保存されていないことが分ったときはイン
   バリデーション指示を送出しないことを特徴とするキャ
   ッシュメモリの制御方式。