JPS63132467A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS63132467A JPS63132467A JP61280413A JP28041386A JPS63132467A JP S63132467 A JPS63132467 A JP S63132467A JP 61280413 A JP61280413 A JP 61280413A JP 28041386 A JP28041386 A JP 28041386A JP S63132467 A JPS63132467 A JP S63132467A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- transistor
- ground potential
- output buffer
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路、特にその出力バッファ回路に関す
るものである。
るものである。
出力バッファ回路は、ＬＳＩ内部の微細パターンで形成
された論理回路とＬＳＩ外部とのインターフェイスとな
る回路で、出力端子を通して接続されているＩＣの入力
端子容量やポートの配線等に付く容量を、決められた短
時間内に充放電して連動する必要があるため、通常ＬＳ
Ｉの内部ゲートに比べ駆動力の大きな回路となっている
。
された論理回路とＬＳＩ外部とのインターフェイスとな
る回路で、出力端子を通して接続されているＩＣの入力
端子容量やポートの配線等に付く容量を、決められた短
時間内に充放電して連動する必要があるため、通常ＬＳ
Ｉの内部ゲートに比べ駆動力の大きな回路となっている
。
出力バッファ回路の動作を説明するために従来例を第２
図に示す。＋１１の実線で曲１れた部分は、ＬＳＩチッ
プに相当し、（２）の一点鎖線で囲まれた部分はインバ
ータ一段で代表させた出力バッファ回路で、これを通常
レイアウト設計時に１つのセルとする。（３）は電源配
線（ＶＤＤ）、（４）は接地電位配線（ＧＮＤ） 、＋
５＋は内部回路からの入力信号線、（６）はＰ型ＭＯＳ
トランジスタ、（７）はＮ型ＭＯ５トランジスタ、（８
）は外部への出力端子でポンディングパッドに相当し、
（９）はＬＳＩ外部の′ＴＩｔ源である。イ０し出力バ
ッファ回路（２）は動作説明の為に、バッファ回路の最
終段のインバータ回路のみを示しているが、通常のバッ
ファ回路では、最終段のチャネル幅の大きなトランジス
タを直接内部のゲートでドライブすると遅延時間の増大
を招くため、内部ゲートよりも大きな駆動能力のゲート
を最終段トランジスタの前段に接続するのが普通である
。また、トライステート出力が可能な出力バッファ回路
では、制御用のゲートなどが含まれている。実際のＬＳ
Ｉでは、チップの周辺に沿って電源配線（３）、接地電
位配線（４１，複数個の出力バッファ回路（２）が配置
されているのが一般的である。
図に示す。＋１１の実線で曲１れた部分は、ＬＳＩチッ
プに相当し、（２）の一点鎖線で囲まれた部分はインバ
ータ一段で代表させた出力バッファ回路で、これを通常
レイアウト設計時に１つのセルとする。（３）は電源配
線（ＶＤＤ）、（４）は接地電位配線（ＧＮＤ） 、＋
５＋は内部回路からの入力信号線、（６）はＰ型ＭＯＳ
トランジスタ、（７）はＮ型ＭＯ５トランジスタ、（８
）は外部への出力端子でポンディングパッドに相当し、
（９）はＬＳＩ外部の′ＴＩｔ源である。イ０し出力バ
ッファ回路（２）は動作説明の為に、バッファ回路の最
終段のインバータ回路のみを示しているが、通常のバッ
ファ回路では、最終段のチャネル幅の大きなトランジス
タを直接内部のゲートでドライブすると遅延時間の増大
を招くため、内部ゲートよりも大きな駆動能力のゲート
を最終段トランジスタの前段に接続するのが普通である
。また、トライステート出力が可能な出力バッファ回路
では、制御用のゲートなどが含まれている。実際のＬＳ
Ｉでは、チップの周辺に沿って電源配線（３）、接地電
位配線（４１，複数個の出力バッファ回路（２）が配置
されているのが一般的である。
次に外部に容量性負荷がついている場合を仮定し、動作
を説明する。内部回路から“’Ｌｏｗ“°レベルの信号
が入力端子（５）に入力されると、Ｎ型ＭＯＳトランジ
スタ（７）がＯＦＦ Ｌ、、Ｐ型ＭＯ５ｌ−ランジスタ
（６１がＯＮするため、出力端子（８）に接続されてい
る負荷容量が充電され、出力端子（８）には°”旧ｇ
ｈ ＝ルベルの信号が出力される。逆に’Ｈ１ｇｈ”レ
ベルの信号が入力されるとＰ型ＭＯ３）ランジスタ（６
）がＯＦＦ。
を説明する。内部回路から“’Ｌｏｗ“°レベルの信号
が入力端子（５）に入力されると、Ｎ型ＭＯＳトランジ
スタ（７）がＯＦＦ Ｌ、、Ｐ型ＭＯ５ｌ−ランジスタ
（６１がＯＮするため、出力端子（８）に接続されてい
る負荷容量が充電され、出力端子（８）には°”旧ｇ
ｈ ＝ルベルの信号が出力される。逆に’Ｈ１ｇｈ”レ
ベルの信号が入力されるとＰ型ＭＯ３）ランジスタ（６
）がＯＦＦ。
Ｎ型ＭｏＳトランジスタ（７）がＯＮするため、出力端
子（６）に接続されている負荷容儀が放′亀され、出力
Ｈ”’Ｌｏｗ” ”レベルとなる。これがバッファ回路
の基本となるインバータ回路の動作で、チャネル幅／チ
ャネル長（Ｗ／Ｌ）の大きなインバータ回路を用いるこ
とによりＬＳＩ外部の信号線を短時間に駆動することが
できる。
子（６）に接続されている負荷容儀が放′亀され、出力
Ｈ”’Ｌｏｗ” ”レベルとなる。これがバッファ回路
の基本となるインバータ回路の動作で、チャネル幅／チ
ャネル長（Ｗ／Ｌ）の大きなインバータ回路を用いるこ
とによりＬＳＩ外部の信号線を短時間に駆動することが
できる。
動作上の問題点を説明するために、第２図と等価な回路
を第３図に示す。９ＪＵＪ３図において、（９）は［ｄ
ｌｉｌｌ［圧ＶＤＤを与える電源で５ｖと仮定する。（
１２１〜（１７１は点Ａから点Ｂまでの電源配線に寄生
する抵抗、インダクタンス及びコンデンサを示したもの
である。また、Ｑ８）は外部負荷容量を示している。
を第３図に示す。９ＪＵＪ３図において、（９）は［ｄ
ｌｉｌｌ［圧ＶＤＤを与える電源で５ｖと仮定する。（
１２１〜（１７１は点Ａから点Ｂまでの電源配線に寄生
する抵抗、インダクタンス及びコンデンサを示したもの
である。また、Ｑ８）は外部負荷容量を示している。
高速・多ビンのＬＳＩの場合には、多くの出力（例えば
３０本以上）を高速（例えば１０ｎｓ以内）にＯＮ、
ＯＦＦするので、電源配線（ＶＤＤ）と接地“電位配線
（ＧＮＤ ）の１４ｃ流が瞬間的に大きくなる。よって
直流抵抗成分やインダクタンスによる抵抗が以下の問題
を生じさせる。今、Ｐ型ＭＯ３トランジスタ（６）がｏ
Ｎシ外部負荷容量を充電し始めると、点Ａでは５ｖを示
すが、電源配線の抵抗成分により電源から離れた点Ｂで
は電圧降下が起こり、ＶＤＤは５Ｖ以下に低下する。ま
た、Ｎ型ＭＯ３トランジスタ（７）がＯＮ ｌ、て外部
負荷容量を放電する場合には、Ｎ型ＭＯ３）ランジスタ
（７）を通して外部から電流が流れ込み内部の接地電位
配線（４）を通って外部の接地電位配線へ流れるので、
配線の抵抗成分により点りの電位が上昇する。通常のＬ
ＳＩでは多数の出力バッファ回路が共通の電源配線（Ｖ
ＤＤ）、接地電位配線（ＧＮＤ）を使用しているため、
それらのスイッチング時の電源変動は無視できなくなる
。たとえば３２ｂマイクロプロセツサのデータバス、ア
ドレスバス等に用いられている出力バッファ回路では、
同時に３２個等の出力端子が”ＬＯＷ” ４ ”Ｈｉｇ
ｈ”または゛旧ｇｈ”−’“Ｌｏｗ”Ｋ変わることもあ
るからである。との出力バッファ回路のスイッチングに
よって発生する電源変動は内部論理回路を誤動作させた
り、出力バッファ回路と同一の電源配線（ＶＤｎ）や接
地電位配線（ＧＮＤ）を共有している入力バッファ回路
の保護゛ダイオード等にリーク電流を生じさせる原因と
なるなどの問題点があった。
３０本以上）を高速（例えば１０ｎｓ以内）にＯＮ、
ＯＦＦするので、電源配線（ＶＤＤ）と接地“電位配線
（ＧＮＤ ）の１４ｃ流が瞬間的に大きくなる。よって
直流抵抗成分やインダクタンスによる抵抗が以下の問題
を生じさせる。今、Ｐ型ＭＯ３トランジスタ（６）がｏ
Ｎシ外部負荷容量を充電し始めると、点Ａでは５ｖを示
すが、電源配線の抵抗成分により電源から離れた点Ｂで
は電圧降下が起こり、ＶＤＤは５Ｖ以下に低下する。ま
た、Ｎ型ＭＯ３トランジスタ（７）がＯＮ ｌ、て外部
負荷容量を放電する場合には、Ｎ型ＭＯ３）ランジスタ
（７）を通して外部から電流が流れ込み内部の接地電位
配線（４）を通って外部の接地電位配線へ流れるので、
配線の抵抗成分により点りの電位が上昇する。通常のＬ
ＳＩでは多数の出力バッファ回路が共通の電源配線（Ｖ
ＤＤ）、接地電位配線（ＧＮＤ）を使用しているため、
それらのスイッチング時の電源変動は無視できなくなる
。たとえば３２ｂマイクロプロセツサのデータバス、ア
ドレスバス等に用いられている出力バッファ回路では、
同時に３２個等の出力端子が”ＬＯＷ” ４ ”Ｈｉｇ
ｈ”または゛旧ｇｈ”−’“Ｌｏｗ”Ｋ変わることもあ
るからである。との出力バッファ回路のスイッチングに
よって発生する電源変動は内部論理回路を誤動作させた
り、出力バッファ回路と同一の電源配線（ＶＤｎ）や接
地電位配線（ＧＮＤ）を共有している入力バッファ回路
の保護゛ダイオード等にリーク電流を生じさせる原因と
なるなどの問題点があった。
この発明はか＼る問題点を解決するためになされたもの
で、同一アルミ配線の電源配線（ＶＤＤ）や接地電位配
線（ＧＮＤ ）上に多数の出力バッファ回路が存在する
状態でも、各々の出力バッファ回路の電源電位や接地電
位の変化の割合を低くする集積回路を得ることを目的と
している。
で、同一アルミ配線の電源配線（ＶＤＤ）や接地電位配
線（ＧＮＤ ）上に多数の出力バッファ回路が存在する
状態でも、各々の出力バッファ回路の電源電位や接地電
位の変化の割合を低くする集積回路を得ることを目的と
している。
この発明に係る集積回路は、出力バッファごとに電源配
線（３）と接地電位配線（４）の間に電源電圧維持の為
の維持コンデンサを挿入したものである。
線（３）と接地電位配線（４）の間に電源電圧維持の為
の維持コンデンサを挿入したものである。
この発明においては、維持コンデンサが出力バッファの
スイッチングによる電源電位や接地電位の変動を抑制す
る。
スイッチングによる電源電位や接地電位の変動を抑制す
る。
第１図（１１）は、この発明の一実施例の回路を示す図
で、（１）〜（９）は第２図の従来装置と全く同一であ
る。また（ｌＯ）はバッファに形成した維持コンデンサ
である。第１図（ａＪを具体的にＬＳＩチップ上で実現
する方法としてそのパターン図を第１図（ｂ＋に示す。
で、（１）〜（９）は第２図の従来装置と全く同一であ
る。また（ｌＯ）はバッファに形成した維持コンデンサ
である。第１図（ａＪを具体的にＬＳＩチップ上で実現
する方法としてそのパターン図を第１図（ｂ＋に示す。
この第１図（ｂ）では維持コンデンサをＭＯＳ トラン
ジスタのゲート容量（斜線部分）で実現させている。
ジスタのゲート容量（斜線部分）で実現させている。
なお、（１１）の二点鎖線で囲まれた部分はＰ型基板上
にＮ型拡散を施したＮ−ウェルであり、第１図（１１）
と同一の符号は同一部分または相当部分を示す。
にＮ型拡散を施したＮ−ウェルであり、第１図（１１）
と同一の符号は同一部分または相当部分を示す。
上記のように構成された出力バッファ回路において、Ｐ
型ＭＯ３）ランジスタ（６）がＯＮすると、予め維持コ
ンデンサ（１０）に蓄積されていた電荷がＰ型ＭＯ５Ｉ
−ランジスタ（６）を通して外部負荷容量を充寛しはじ
めるため、点Ｂにおけるｔ源電位のスイッチングによる
瞬間的な電圧降下は防ぐことができる。同様にしてＮ型
ＭＯＳ ｌ’ランジスタ（７）がＯＮ Ｌ。
型ＭＯ３）ランジスタ（６）がＯＮすると、予め維持コ
ンデンサ（１０）に蓄積されていた電荷がＰ型ＭＯ５Ｉ
−ランジスタ（６）を通して外部負荷容量を充寛しはじ
めるため、点Ｂにおけるｔ源電位のスイッチングによる
瞬間的な電圧降下は防ぐことができる。同様にしてＮ型
ＭＯＳ ｌ’ランジスタ（７）がＯＮ Ｌ。
た場合にも、維持コンデンサ（１０）により点りにおけ
る接地電位のスイッチングによる瞬間的な電圧上昇を防
ぐことができる。
る接地電位のスイッチングによる瞬間的な電圧上昇を防
ぐことができる。
なお、上記実施例では維持コンデンサとして、ＭＯＳ
トランジスタのゲート容量を用いたが、他の実施例とし
てはＭＯＳトランジスタの接合容量を用いることも可能
で、その場合のパターン図を第１図（ＣＪ及び第１図（
ｄ＋に示す。第１図＜ｃｒはＰ型基板上のＮ型拡散領域
で接合容量（斜線部分）を、第１図（ｄ＋はＰ型基板上
にＮ型拡散を施したＮ−ウェル上のＰ型拡散領域で、接
合容量（斜線部分）を実現したものである。
トランジスタのゲート容量を用いたが、他の実施例とし
てはＭＯＳトランジスタの接合容量を用いることも可能
で、その場合のパターン図を第１図（ＣＪ及び第１図（
ｄ＋に示す。第１図＜ｃｒはＰ型基板上のＮ型拡散領域
で接合容量（斜線部分）を、第１図（ｄ＋はＰ型基板上
にＮ型拡散を施したＮ−ウェル上のＰ型拡散領域で、接
合容量（斜線部分）を実現したものである。
以上のように、この発明によれば、出力バッファ回路に
おりるスイッチング時の１！＃電位や接地電位の電圧降
下、′電圧上昇を減少することができ、リーク電流や内
部論理回路への悪影響を防ぐ効果がある。
おりるスイッチング時の１！＃電位や接地電位の電圧降
下、′電圧上昇を減少することができ、リーク電流や内
部論理回路への悪影響を防ぐ効果がある。
第１図（ａＪはこの発明の一実施例を示す回路図、第１
図（ｂ＋ｉ″ｉ第１図（ａ＞に対応するパターン図でＭ
ＯＳトランジスタのゲート容量をコンデンサとして用い
たもの、第１図（Ｃ）は同じく第１図（ａＪに対応する
パターン図で、ＭＯＳ ！−ランジスタのＰ型基板上の
Ｎ型拡散領域での接合容量をコンデンサとして用いたも
の、第１図（ｄ＋も同じく第１図（ａＪに対応するパタ
ーン図で、Ｐ型基板上にＮ型拡散を施したＮ−ウェル上
のＰ型拡散領域での接合容量をコンデンサとして用いた
もの、第２図は従来のバッファ回路を示す回路図、第３
図は従来のバッファ回路の動作を説明する回路図である
。 図において、（１）の部分はＬＳＩチップに相当し、（
２）の部分は出力バッファのセル、（３）は電源配線（
■ＤＤ）、（４）は接地電位配線（ＧＮＤ）、（ｌＯ）
は維持コンデンサ、（Ｉｌｌの二点鎖線で囲まれた部分
はＮ−ウェルである。 なお、各図中同一符号は同一または相当部分を示す。
図（ｂ＋ｉ″ｉ第１図（ａ＞に対応するパターン図でＭ
ＯＳトランジスタのゲート容量をコンデンサとして用い
たもの、第１図（Ｃ）は同じく第１図（ａＪに対応する
パターン図で、ＭＯＳ ！−ランジスタのＰ型基板上の
Ｎ型拡散領域での接合容量をコンデンサとして用いたも
の、第１図（ｄ＋も同じく第１図（ａＪに対応するパタ
ーン図で、Ｐ型基板上にＮ型拡散を施したＮ−ウェル上
のＰ型拡散領域での接合容量をコンデンサとして用いた
もの、第２図は従来のバッファ回路を示す回路図、第３
図は従来のバッファ回路の動作を説明する回路図である
。 図において、（１）の部分はＬＳＩチップに相当し、（
２）の部分は出力バッファのセル、（３）は電源配線（
■ＤＤ）、（４）は接地電位配線（ＧＮＤ）、（ｌＯ）
は維持コンデンサ、（Ｉｌｌの二点鎖線で囲まれた部分
はＮ−ウェルである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）出力端子と電源配線（Ｖ＿Ｄ＿Ｄ）を接続する第
１のトランジスタと、前記出力端子と接地電位配線（Ｇ
ＮＤ）とを接続する第２のトランジスタを有する出力バ
ッファにおいて、総てまたは一部の前記出力バッファ毎
に、前記第１及び第２のトランジスタが接続される前記
電源配線（Ｖ＿Ｄ＿Ｄ）及び前記接地電位配線（ＧＮＤ
）の間に、コンデンサを形成したことを特徴とする集積
回路。 - （２）コンデンサとして、ＭＯＳトランジスタのゲート
容量を用いたことを特徴とする特許請求の範囲第１項記
載の集積回路。 - （３）コンデンサとして、ＭＯＳトランジスタの接合容
量を用いたことを特徴とする特許請求の範囲第１項記載
の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280413A JPH0722193B2 (ja) | 1986-11-24 | 1986-11-24 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280413A JPH0722193B2 (ja) | 1986-11-24 | 1986-11-24 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132467A true JPS63132467A (ja) | 1988-06-04 |
| JPH0722193B2 JPH0722193B2 (ja) | 1995-03-08 |
Family
ID=17624692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280413A Expired - Lifetime JPH0722193B2 (ja) | 1986-11-24 | 1986-11-24 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722193B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193171A (ja) * | 1974-12-30 | 1976-08-16 | ||
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS617660A (ja) * | 1984-06-21 | 1986-01-14 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-11-24 JP JP61280413A patent/JPH0722193B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193171A (ja) * | 1974-12-30 | 1976-08-16 | ||
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS617660A (ja) * | 1984-06-21 | 1986-01-14 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722193B2 (ja) | 1995-03-08 |
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