JPS6313451A - 回線交換情報とパケット交換情報を伝送する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技東分災 本発明は、第１の場所から第２の場所に対して異なるタ
イプの情報を送信する装置と方法に関する。より詳しく
述べれば、本発明は共通の時分割ディジタル通信路を通
して回線交換とパケット情報の両方を送信するための設
備に関する。

問　　題 第１の場所から第２の場所に対して共通の経路を通して
時分割多重（ＴＤＭ）形式で回線交換情報とパケットデ
ータを同時に送信したいことはよくある。回線交換情報
はＴＤＭ路のあるタイムスロットを通して送信され、パ
ケットデータは回線交換情報を含まないタイムスロット
で送信される。

二つの異なるタイプのトラヒックに対してタイムスロッ
トを割当てるために、融通性を与えるために動的なタイ
ムスロット割当を用いて、このタイプのシステムを動作
することは望ましいことである。しかし、受信端に対し
て各タイムスロットが割当てられたトラヒックのタイプ
を指定するために複雑でなく安価なプロトコルを使用し
てタイムスロット割当情報を送信するための動的タイム
スロット割当を提供するシステムには従来問題があった
。

動的タイムスロット制御装置については、米国特許第３
，９８８，５４５号に示されている。この特許は回線交
換された同期情報を非同期パケットデータと組合わせて
共通のＴＤＭチャネルを通して伝送する多重化装置を使
用する方法を開示している。米国特許第３．９８８，５
４５号の制御回路は、連続したＴＤＭフレームを見て、
送信を待っているパケットの大きさを収容する充分な空
きの連続したタイムスロットを現在利用できるかどうか
を判定する。従って、大きなパケットが送信を待ってい
るときには、大きなパケットの全体を送信するのに適切
な長さを持った連続した空きタイムスロットのブロック
を見付けるように試みる。もし、充分な数の空きの連続
したタイムスロットが利用できないときには、制御回路
は最後の手段としてパケットを分割し、これをすべての
空きタイムスロットを使用しない複雑な構成で送信する
。

米国特許第３，９８８，５４５号は回線交換情報が受信
機によってパケット情報として解釈されたり、またこの
逆が生じたりしないように送信機と受信機とを同期する
問題を説明している。タイムスロット利用の同期化は本
特許のシステムでフレーム毎に実行される。

多重化されたデータおよび同期情報は、多重化された経
路の別のフィールドで送信されるので、複雑な多重化装
置が必要になる。

米国特許第３，９８８，５４５号の回路はその意図した
機能を実行するのに適切であるが、各タイムスロットが
割当てられたトラヒックのタイプに関する情報を受信端
に送信するのに使用される回路を含み、多くの点で極め
て複雑である。

夏−矢 本発明は、単一のＴＤＭ路を通して第１から第２の場所
に回路交換およびパケットデータを送信するための制御
回路を含む方法と装置を提供することによって、上述し
た従来技術のこの問題と非能率を解決し、技術的な進歩
を達成するものである。制御回路は回線交換によって現
在使用されていない各々の連続したタイムスロットごと
に、バイトごとにパケットを挿入することによって、各
パケットを送信する。制御回路はタイムスロットの他の
ビットによって表わされる情報のタイプを指定するため
に各タイムスロットに情報ビットを挿入することによっ
て、パケットデータを含むタイムスロットを識別する。

この制御回路によって送信端および受信端で複雑なタイ
ムスロット割当回路を用いる必要を無くするようになっ
ている。

米国特許第３，９８８，５４５号は連続したＴＤＭフレ
ームとこれらのフレーム中の空きタイムスロットパター
ンを分析して、パケットトラヒックが送信を待っている
ときにバケットトラヒックをタイムスロットに割当てる
ためにコントローラが動作しなければならない要求を改
良するものであるが、本発明はこれを改良するようにな
っている。他の利点はコントローラが送信を待っている
パケットの大きさを判定して、パケットを収容するのに
充分な数の連続した空きタイムスロットを見付ける必要
がなくなるということである。

より詳細に述べれば、送信端では２人力のタイムスロッ
トマルチプレクサが用いられる。

マルチプレクサの一方の入力回線交換からのＴＤＭ信号
を受信するが、回線交換情報はＴＤＭスロットの一部の
情報を含むが、すべては含んでいない、他方のマルチプ
レクサ入力はパケットデータを受信する。マルチプレク
サの動作状態はｎを各ＴＤＭフレームのタイムスロット
の数に等しいとしてｎ対１のメモリーによってタイムス
ロット毎に瞬時的に制御される。ｎ：１のメモリーには
どのタイムスロットが回線交換によって現在使用されて
おり、どのタイムスロットが空きであるかを示す情報が
回線交換から供給されて書き込まれる。メモリーはタイ
ムスロット駆動によって１位置ずつ歩進し、各記憶位置
の現在の内容すなわち０あるいは１がマルチプレクサを
動作して、その回線交換入力あるいはパケットデータ入
力のいずれかを選択するようにする。

各パケットバイトはタイムスロットに関連したｎ対１メ
モリーの記憶位置の内容で空きタイムスロットが見つか
ると直ちに送信されるようにして、パケットデータが送
信される。

このようにして、ｙバイトのパケットは回線交換情報で
使用されていないｙタイムスロットがあると、それがは
じめに生ずる間に送信される。これはｙ個のタイムスロ
ットが連続しているかどうかにかかわらず行なわれる。

送信端における制御回路は受信端に対してタイムスロッ
トの他のビットが回線交換かパケット情報かを表わすた
めに、各々の送信されるタイムスロットにタイムスロッ
ト識別情報を表わすＩビットを挿入する。回線交換情報
を含むタイムスロットについては、エビットは回線交換
と、回線交換を取扱う÷ルチプレクサ入力の間にある回
路によって挿入される。パケットデータを含むタイムス
ロットにエビットを挿入する回路は、パケット交換とパ
ケットデータを取扱うマルチプレクサの入力に間にある
。このエビット挿入回路はｎ対１のメモリーによって制
御される。

本明細書においては、タイムスロット中の０”の１ビッ
トはタイムスロットの残りの情報が回線交換情報である
ことを表わすものとする。さらに、タイムスロット中の
＃　Ｉ　Ｉ＋のエビットはそのタイムスロットがパケッ
ト交換データを含むことを表わす。従って、マルチプレ
クサの出力に見られる各々のすべてのタイムスロットは
回線交換あるいはパケット交換によって発生されたビッ
トと本発明に従って挿入されたエビットを含むことにな
る。

本明細書においては１回線交換によって発生されたＰＣ
Ｍサンプルは８ビットの情報を含むものと仮定され、パ
ケットデータのバイトはまた８ビットの情報を含むもの
と仮定している。この８ビットによって表わされる情報
の性質を示すために、この８ビットにエビットが追加さ
れる。Ｉビット挿入回路はまた各タイムスロットにパリ
ティビットを付加する。

この結果、タイムスロットは１０ビットを含むことにな
る。

現在のディジタル回路設計では、ｎを整数としてビット
長を持つ要素を使用し、２ｎで表わされるビット幅でデ
ータを処理するのが有利であると考えられる。従って、
２ｎ　ビットを持つタイムスロットを送信することが望
ましい。８はこのような数であり、８ビットを持つタイ
ムスロットを送信するのが典型的である。１０はこのよ
うな数ではなく、１０ビットのタイムスロットを送信す
ることも理論的には可能であるが、この機能を実行する
回路はそれに関連して本質的な経済的不利を負うことに
なる。従って、本発明の特徴に従えば、３２ビットを含
むサブフレームに１０ビットのタイムスロットを形成す
る回路が提供される。３２は２ｎで表わされる数である
。

このサブフレームは２ｎのサブフレームを持つフレーム
を形成するように他のサブフレームと組合わされる。各
サブフレームおよびフレーム中のビットの数は２ｎにな
り、市販のデバイスと処理技術で能率良く取扱いできる
ようになる。

本発明の受信端の回路は、回線交換情報を含むタイムス
ロットを受信するための回線交換機を含んでいる。これ
はさらにパケットデータを含むタイムスロットを受信す
るためのパケット交換機を含んでいる。パケット交換機
と回線交換機の直前の受信端にはインタフェース回路が
設けられており、受信タイムスロットの各々を監視して
、各々の受信されたタイムスロット中のエビットの値を
判定してそのタイムスロットがそれぞれパケット交換ト
ラヒックを表わすか、回線交換トラヒックを表わすかに
従って、タイムスロットの内容をパケット交換機あるい
は回線交換機のいずれかが受信するようにする。送信さ
れたタイムスロット中にエビットを含めることによって
、現在そのタイムスロットによって取扱われているトラ
ヒックのタイプに関して受信端の回路に通知するための
簡単で効果的な機構が提供される。

受信端の回線交換インタフェースは１対ｎのメモリーを
有しており、これは各タイムスロットによって現在取扱
われているトラヒックのタイプを示す情報を保持してい
る。ここでｎはフレーム中のタイムスロットの数である
。この１対ｎのメモリーは特定のトラヒックのタイプに
対する任意のタイムスロットの割当の変更を指定するた
めに受信端のパケット交換機によって受信されたパケッ
トメッセージを経由して情報を与えられる。タイムスロ
ット割当の変更が生じたときにはいつでも送信端のパケ
ット交換機はこの変化に関して送信端の回線交換機から
情報を受信する。この情報はパケットメッセージとして
組立てられ、これは受信端に対して送信される。受信端
のパケット交換機はこのメッセージを受信して　これを
回線交換インタフェースに与え、これによってｎ対１の
メモリーの内容を更新する。このメモリーはタイムスロ
ット駆動であり、現在のタイムスロットに固有の位置の
内容を読み出すようになっている。読み出されたＯある
いは１の情報は排他的ＯＲゲートの一方の入力に与えら
れる。ＯＲゲートの他方の入力は現在送信されたタイム
スロットに含まれたエビットを受信する。排他的ＯＲゲ
ートによってこれらの２つのビットを比較することによ
って送信されたタイムスロットに含まれたＩビットが正
しいことを保証する誤り検出機構が実現される。

本発明の彼此の利点は図面を参照した以下の説明を読む
ことによってより一層良く理解されるものと思われる。

第１図は本発明の原理の一実施例たるシステムの図であ
る。第１図のシステムは送信機１０１と受信機２０１と
を含んでいる。送信機１０１は回線交換機１０２．パケ
ット交換機１０３に接続されており、　コントローラ１
０４、マルチプレクサ１０５、■ビットおよびパリティ
ビット挿入回路１１０　　および１１１と導体１０６，
１０７，１０８，１０９゜１１２．１１４および１１６
とを含んでいる。

送信機１０１の機能は回線交換機１０２およびパケット
交換機１０３から受信された情報を互いに組合せて、各
フレームが複数の離散的タイムスロットを含むように周
期的に繰り返すフレームを含むＴＤＭ信号の別々のタイ
ムスロットに組合せることである。後述するように、マ
ルチプレクサ１０５はコントローラ１０４によってタイ
ムスロット駆動方式で動作し、回線交換機１０２あるい
はパケット交換機１０３のいずれかからの情報をＴ　Ｄ
　Ｍ路１０９に与える。

受信機１２１の機能は経路１０９のＴＤＭ信号を受信し
、各タイムスロットの内容を、タイムスロットが回線交
換トラヒックに割当てられているか、あるいはパケット
交換トラヒックに割当てられているかに従って、各タイ
ムスロットの内容を回線交換機１２２あるいはパケット
交換機１２３のいずれかに与えることができる。

回線交換機１０２はストアドブログラム方式のパルス符
号変調（ＰＣＭ）時分割型のものとしておくことが有利
であり、この交換機はＴＤＭ信号を経路１０７に与え、
典型的には各ＴＤＭフレームの一部の、しかしすべてで
はないタイムスロットは回線交換情報を含むことになる
。タイムスロットの残り、すなわち、回線交換情報を含
まないタイムスロットは、回線交換機１０２に関するか
ぎり、空きタイムスロットであると呼ばれる。回線交換
機１０２は経路１０６を経由してコントローラ１０４と
通信し、コントローラ１０４に対して経路１０７上のど
のタイムスロットが現在回線交換トラヒックを取扱って
おり、どのタイムスロットが空きであるかの最新の情報
を与えるようになっている。コントローラ１０４はタイ
ムスロットごとに動作して、２つの機能を実行する。第
１の機能は、マルチプレクサ１０５の入力１１４が回線
交換トラヒックを取扱う各タイムスロットの生起の間ア
クティブになるように経路１１２を通してマルチプレク
サ１０５を制御することである。

コントローラ１０４はまたマルチプレクサの入力１１５
が回線交換トラヒックを取扱わない各タイムスロットの
生起の間アクティブであるようにする。コントローラ１
０４の第２の機能は、経路１１６を経由してＩビット挿
入器の動作を制御することである。後述するように、送
信機１０１はタイムスロットの内容が回線交換情報であ
るかパケット交換情報であるかを表示するようなエビッ
トの値を経路１０９を通して各タイムスロットに送信す
るようにエビットとパリティビットを追加する。

回線交換情報を含む各タイムスロットの生起の間では、
コントローラ１０４はマルチプレクサの入力１１４をア
クティブとして、この入力が受信機１２１に延びるＴＤ
Ｍリンクを含むマルチプレクサ出力１０９に実質的に接
続されるようにする。コントローラ１０４はまたエビッ
ト挿入器１１０の動作を制御して、追加のビット、■ビ
ットおよびパリティビットが、経路１０７上で回線交換
機１０２から受信された各ＰＣＭサンプルのビットに追
加されるようにする。８タイムスロツトについて回線交
換機１０２から受信された各ＰＣＭサンプルは８ビット
を含み、経路１０７を通してＩビット挿入器１１０に与
えられる。

挿入器１１０の出力から与えられた結果として得られた
経路１１４上のタイムスロットは１０ビットを含む。こ
れらの１０ビットは回線交換機からの８ビットのＰ　Ｃ
Ｍサンプルと。

パリティビットと、タイムスロットの内容が回線交換情
報かパケット交換情報かを示すように機能するＩビット
である。次に、これらの１０ビットのタイムスロットは
マルチプレクサ１０５を経由して、ＴＤＭ路１０９を通
して受信機１２１に与えられる。

コントローラ１０４は回線交換機１０２によって現在使
用されていない経路１０７上の任意のタイムスロットの
各生起の間に、パケット交換データを取扱うためにＴＤ
Ｍリンク１０９を使用できるようにする。回路１０２に
よって現在使用されていないタイムスロットは、ここで
は空きタイムスロットと呼ばれる。コントローラ１０４
は空きタイムスロットの各生起の間にマルチプレクサ１
０５の入力１１５をアクティブにして、入力１１５と■
ビットおよびパリティビット挿入器１１１の出力が実効
的にＴＤＭリンク１０９に接続されるようにする。パケ
ット交換機１０３は経路１０８を通して各空きタイムス
ロットの生起の間に送信を待っているデータバイトを■
ビットおよびパリティビット挿入器１１１に与える。も
し、空きタイムスロットの間に送信を待っているパケッ
トデータバイトが存在しないときには、パケット交換機
１０３は経路６８を通して“フラグ″あるいは“ナル”
バイトをエビット挿入器１１１に与える。このパケット
データあるいはフラグバイトは本明細書では８ビットの
情報を含むものとして示されている。■ビット及びパリ
ティビット挿入器１１１は、各々の空きタイムスロット
の間にパケット交換機からこの８ビットのバイトを受信
し、経路１０８から受信されたこの８ビットのバイトに
Ｉビットと共にパリティビットを追加する。この結果得
られた１０ビットは経路１１５を通り、マルチプレクサ
１０５を経由してＴＤＭリンク１０９に与えられて受信
機１２１に送信される。

リンク１０９上のＴＤＭ信号は一連のタイムスロットを
含み、各タイムスロットは、もしそのタイムスロットが
回線交換機によって使用されているときには回線交換情
報を表わす。回線交換機１０２によって使用されていな
い各タイムスロットは、もしパケット交換機１０３がそ
のとき受信機１２１に対して送信すべく待っているデー
タを含むときにはパケットデータのバイトを含む。各タ
イムスロットはまたタイムスロットの内容が回線交換情
報を表わすか、パケット交換情報を表わすかを示すＩビ
ットと共にパリティビットを含んでいる。後述するよう
に、もしタイムスロットが回線交換機１０２によって使
用されておらず、もしパケット交換機１０３が受信機１
２１に送信すべく待っている情報を含んでいないときに
は、タイムスロットはまたフラグキャラクタを含んでも
よい。

受信機１２１はリンク１０９からＴＤＭ信号を受信し、
そのタイムスロットによって取扱われているトラヒック
のタイプに従って各タイムスロットの内容を回線交換機
１２２あるいはパケット交換機１２３のいずれかに与え
る。経路１０９上の各タイムスロットの内容は、回線交
換インタフェース１２５とパケット交換機１２６とに与
えられる。回線交換インタフェース１２５は各々の受信
されたタイムスロットのエビットを解析して、パリティ
ビットを除く各タイムスロットの残りの部分を、もしタ
イムスロットの内容が回線交換情報を表わすならば、回
線交換機１２２に与える。同様に、パケット交換インタ
フェース１２６は各々の受信されたタイムスロットのエ
ビットを分析し、もしエビットによって指定されるタイ
ムスロットの内容がパケット情報を表わすならば、パリ
ティビットを除くタイムスロットの残りをパケット交換
機１２３に与える６回線交換機１２２とパケット交換機
１２３は共に、経路１２７を通してコントローラ１２４
に与えられる。この経路によって、これらの構成要素が
相互に通信でき、その動作を調整できることになる。パ
ケット交換機１２３は、各タイムスロットが現在割当て
られているサービスのタイプに関して、経路１０９を経
由して送信機１０１と回線交換機１０２から情報を受信
する。パケット交換機１２３はこの情報を受信して、こ
れを経路１２７を通してコントローラ１２４に与える。

第１図の動作を要約すれば、本発明は回線交換器１０２
によって現在使用されていない各々の空きタイムスロッ
トが、送信を待っている任意のパケットデータを取扱う
ために利用できるようにする設備を提供する。本発明は
また■ビットおよびパリティビット挿入器の形で、受信
機１２１に対してそのタイムスロットによって取扱われ
るトラヒックのタイプを示すために各タイムスロットに
特殊ビットを追加するエビットおよびパリティビット挿
入器１１０および１１１の形で簡単化された設備を提供
する。パケットデータを取扱うために各々の空きタイム
スロットをただちに利用できるようになっているから、
すべての空きタイムスロットを使用してパケットデータ
の送信のために実効的に広帯域リンクが提供される。簡
単化された１ビット制御の機構は各タイムスロットによ
って表わされる情報の性質を受信機１２１に対して示す
ことになる。

Ｊ３図および第４図の　明 第３図および第４図は第１図のシステムのさらに詳細を
図示している。第３図は送信機１０１の詳細を示してい
る。第４図は受信機１２１の詳細を示している。第３図
の構成要素で第１図の構成要素と直接対応するものには
、同様の番号を付けている０例えば回線交換機１０２に
は第１図と第３図の両方で同一の名前が付いている。第
１図の構成要素と直接の１対１対応を持たない第３図の
構成要素には３００番台の番号が付いている。同様に第
４図の構成要素で第１図の構成要素に直接対応するもの
には第１図と同一の番号が付いている。これはパケット
交換機１２３の例で示される。第１図の構成要素に直接
対応しない第４図の構成要素には４００番台の番号が付
いている。

第３図の導体１０６Ａ、１０６Ｂは組合わさって、第１
図の導体１０６に対応する。構成要素１０４Ａ、１０４
Ｂおよび１０４Ｃは一緒になって一般的に第１図の構成
要素に対応する。

第３図の回線交換機１０２は第１図に述べたのと同一の
方法で経路１０７に対して循環的に繰返すフレームとサ
ブフレームで、もしそのタイムスロットが現在回線交換
機１０２によって使われているときには、各タイムスロ
ットが、８ビットのＰＣＭサンプルを含むようなタイム
スロットを持つＴＤＭ信号を与える。この代りに回線交
換機１０２は、もしそのタイムスロットが回線交換機に
よって使用されていないときには、そのタイムスロット
に何も与えないか、空きキャラクタを与えるようにする
。回線交換機１０２はまた、メモリーアドレスシーケン
サ１０４Ｂおよび制御マルチプレクサ１０５を含む第３
図のシステムの動作を制御するためにバス３１０の導体
に対して必要なりロックとタイミング信号を与える。回
線交換機１０２は経路１０６Ｂを経由してノードコント
ローラ１０４Ａに対して経路１０７上でどのタイムスロ
ットが回線交換機によって使用され、どのタイムスロッ
トが現在空きであるかについて知らせる。

ノードコントローラ１０４Ａは、マイクロプロセッサ制
御のデバイスでよく、これは経路３０８を経由してメモ
リーアドレスシーケンサ１０４Ｂに対して情報を与えて
、ｎ対１メモリー１０４Ｃの書き込みと読み出しを制御
する。メモリー１０４Ｃは経路１０７上の各々のタイム
スロットに固有の位置を含み、シーケンサ１０４Ｂは各
々のタイムスロットに割当てられたサービスのタイプに
関連する最新の情報をメモリー１０４Ｃに保つようにす
る。任意の時点で、メモリー１０４Ｃにはその位置しニ
関連したタイムスロットが取扱っているサービスのタイ
プに従って、各々の位置に“１″あるいはｕ　Ｏ”が書
き込まれている。

シーケンサ１０４Ｂはまたメモリー１０４Ｃの読み出し
を制御して、タイムスロットの個々の記憶位置の内容が
、タイムスロットの生起の間に読み出されて経路１１２
に与えられるようにする。シーケンサ１０４Ｂとメモリ
ー１０４Ｇに関する限り、各タイムスロットは二つの部
分、すなわち読み出しサイクルと書き込みサイクルに分
割されている。読み出しサイクルの間には、シーケンサ
１０４Ｂはメモリー１０４０の位置で現在のタイムスロ
ットに固有のものを読み出すようにする。書き込みサイ
クルの間では、シーケンサ１０４Ｂは、そのタイムスロ
ットに割当てられたサービスのタイプの変化を表わす新
しい情報で、そのタイムスロットについて記憶位置を更
新する。各タイムスロットで書き込みサイクルは読み出
しサイクルの前に生ずる。

経路１１２は、Ｉ＝Ｏ挿入器とパリティ発生器１１０お
よび構成要素１１１，３１１および３２１に延びている
。メモリーｉ　０４Ｃの位置に“Ｏｎが存在するとこれ
が読み出され、Ｏとして経路１１２に与えられて、挿入
器１１０を動作して“０″の１ビットとパリティビット
をそのとき経路１０７を通して回線交換機から与えられ
た８ビットのタイムスロットに追加する。この結果、得
られた１０ビットの信号と経路１１４は、このときエビ
ットがＯであるから、そのタイムスロットについての回
線交換情報を表わす。導体１１２はまた、マルチプレク
サ１０５のアドレス入力にも延びており、これは第３図
に図示するように最も左のアドレスビットを制御する。

マルチプレクサの、他の二つのアドレス入力は導体３１
３と３１４であり、これらは中央と右端のアドレスビッ
トを第３図のマルチプレクサに供給する。タイムスロッ
トの生起の間の導体１１２上の１１０”は、０のアドレ
スビットをマルチプレクサの左端のアドレス位置に与え
る。この“Ｏ＋＋はそれ自身で、導体３１３，３１４の
状態に関係なく、マルチプレクサ１０５を動作して、そ
の上方の入力１１４を動作して、経路１１４が実効的に
経路１０９上のマルチプレクサ出力に接続されるように
する。メモリー１０４Ｃの位置に関連したＯ′″によっ
て示される回線交換情報を取扱うタイムスロットの生起
の間のマルチプレクサの状態はこのようになっている。

以上を要約すれば、メモリー１０４０は回線交換情報を
取り扱うタイムスロットに対応する各位置にはＲ０１７
を含む。この“０″は各タイムスロットの生起の間に読
み出されて、経路１１２　に与えられる。経路１１２上
の“０″は経路１０７上のＰＣＭサンプルに０のＩビッ
ト　とパリティビットを追加して、１０ビットのタイム
スロット信号が経路１１４に与えられるようにする。マ
ルチプレクサ１０５の入力１１４は経路１１２上のＩＩ
　ＯＩｔの受信で活性化されて、経路１１４上の１０ビ
ットのサンプルがマルチプレクサの出力である経路１０
９に与えられるようにする。これから、後に詳述するよ
うに、１０ビットのタイムスロットは、直列リンクフォ
ーマツダ３０６、経路３１９および直列リンクフォーマ
ツダ３０７を経由して延長されることになる。ここから
、これは経路３２０を通して第４図の回路に延ばされる
。

メモリー１０４０の各位置は空きタイムスロットに対応
して“１”を含んでいる。各々の空きタイムスロットの
生起の間に、メモリー１０４Ｇから′１”が読み出され
て、経路１１２に与えられる。経路１１２上の４１１７
１は、マルチプレクサ１０５の下方の３位置の一つを選
択して挿入器１１１，３１１および３２１が１１１　＋
＋の■ビットとパリティビットを発生するようにする。

アドレスコントローラ３１３と３１４の信号は、導体１
１２からの左端のアドレスビットが“１″であるときに
意味を持つ。このときには、導体３１３および３１４上
の信号によって、マルチプレクサの下方の３人力のいず
れが活性化されるかが決定される。ここで、導体３１３
と３１４がＯのアドレスビットを与えていると仮定すれ
ば、アドレス１００がマルチプレクサの３本のアドレス
線に受信される。これによって、マルチプレクサの入力
１１５が活性化される。

パケット交換機１０６は経路１０６Ａを通して、現在ど
のタイムスロットがアクティブであるかと、アクティブ
なタイムスロットが割り当てられているサービスのタイ
プについて知らせを受ける。もし、アクティブなタイム
スロットが空きであれば、パケット交換機１０３にはこ
れが知らされ、これはそのとき送信すべく待っているデ
ータの１バイトを読み出して経路１０８に与える。この
８ビットのバイトはＩ＝１挿入器およびパリティビット
発生器１１１によって受信され、これは８ビットのバイ
トに対して１のエビットとパリティビットを追加して、
結果として得られた１０ビットの信号を経路１１５に与
える。マルチプレクサのこの入力はここでアクティブに
なって、１０ビットの信号はマルチプレクサの出力１０
９に与えられ、ここから構成要素３０６，３１９，３０
７および３２０を通して第４図の回路に与えられる。

第３図に関連して説明した動作を部分的に要約すれば、
メモリー１０４０は現在アクティブなタイムスロットに
固有の位置から０あるいは１を読み出し、０は回線交換
サービスを、１はパケット交換サービスを表わすものと
する６　０の読み出しは、マルチプレクサ１０５の上方
の入力１１４を起動し、従って回線交換サービスに対応
するＯの■ビットを含む１０ビットのタイムスロットは
、マルチプレクサを通してその出力に１０９に与えられ
る。同様に、現在アクティブなタイムスロットに一義的
な記憶位置の１は、タイムスロットが空きであって、パ
ケット交換機で送信を待っている任意のパケットデータ
の送信に使用できることを示している。パケット交換機
１０３はこのバイトを読み出して、これを経路１０８を
通して、構成要素１１１に延長し、これはパリティビッ
トと１のＩビットを追加して、１０ビットのタイムスロ
ットを形成し、これは経路１１５を通して、マルチプレ
クサ１０５を経由して、その出力１０９に延長される。

パケット交換機１０３は経路３１２を通して信号を送信
し、その出力が経路３１３および３１４であるパケット
特殊キャラクタコントローラ３０５を制御する。この経
路はマルチプレクサ１０５の中央と右端のアドレスビッ
トを制御する。これらの経路はパケット交換機に、第４
図の受信機に対して送信を待っているデータのバイトが
１つあるいはそれ以上存在するときには、共にアドレス
ビット“０″を供給する。　このときには、もし現在の
タイムスロットが空きであれば、マルチプレクサの入力
１１５がアクティブであり、従って待ち合わせているパ
ケットのバイトが１のエビットとパリティビットと共に
、マルチプレクサ１０５を通してその出力１０９に送信
される。もし、パケット交換機１０３が、空きタイムス
ロットが利用できるようになったときに、送信を待って
いるデータを含まないときには、パケット交換機１０３
は経路３１２を通してコントローラ３０５に対して信号
を送り、それぞれ経路３１３゛および３１４に“１０″
あるいは０１”のアドレスビットを発生する。これによ
ってマルチプレクサ１０５の入力３１７は“１１０　”
のアドレスビットについてアクティブになり、あるいは
入力３１６は”　１０１　”のアドレスビットについて
アクティブになる。マルチプレクサの入力３１７の活性
化によって、１１１１１のエビットとパリティビットを
持った８ビットのフラグキャラクタがマルチプレクサ１
０５を通してその出力１０９に与えられる。入力３１６
の活性化によって、特殊エスケープキャラクタと１のエ
ビットは、パリティビットと共にマルチプレクサ１０５
を経由して、その出力１０９に延長される。

第３図の経路１０９に与えられた信号は第３図の構成要
素３０６，３０７を通して、第４図の直列チャネル受信
機４０１に延長される。ここから、この信号は経路４１
２を通してタイムスロットフォーマツダおよびクロック
回復回路４０２の出力レジスタ４１１に与えられる。構
成要素３０６と４０２については、第５図および第６図
に関連して後に詳述する。

出力レジスタ４１１によって受信された１０ビットのタ
イムスロットは、各タイムスロットの間に第３図の経路
１０９に与えられた１０ビットのタイムスロットに対応
する。レジスタ４１１に示されたビットは、パリティビ
ットＰと　８個のデータビット　ＤＯ−Ｄ７と、識別ビ
ットＩとを含む。　レジスタ４１１から、１０ビットの
タイムスロットは第４図の経路１０９を通して回線交換
インタフェース１２５の中のレジスタ４２４とパケット
交換インタフェース１２６の中のレジスタ４０３とに与
えられる。レジスタ４１１はパリティビットを受信する
が、これを送出することはないので、従って第４図の経
路１０９は、各タイムスロットの間にレジスタ４０３と
４２４に９ビットの信号を与える。

特殊キャラクタ識別器４０５とＦＩＦＯコントローラ４
０４は、協力してレジスタ４０３内の８個のデータ（Ｄ
Ｏ−Ｄ７）ビットをＦＩＦＯ４０６に与える。これはレ
ジスタ４０３中の１ビットがＩＩ　１１１であって、パ
ケット交換サービスを示し、レジスタ４０３の８個のデ
ータビットがフラグキャラクタやエスケープキャラクタ
ではないときである。

要約すれば、ＰＩＦ０４０６はタイムスロットがパケッ
ト交換データを取扱っており、タイムスロット内のデー
タがフラグキャラクタあるいは特殊キャラクタのいずれ
でもないときに、システムタイムスロットの生起の間に
パケットデータの８ビットを受信する。もし、データが
フラグあるいは特殊キャラクタであれば、この状況は特
殊キャラクタ識別器４０５によって検出され、これはＦ
ＩＦＯコントローラ４０４に対して経路４１４を経由し
て知らせて、レジスタ４０３内のデータがＦＩＦＯ４０
６に与えられるのを防止する。

ＦＩＦＯ＝＋ントａ−ラ４０４は経路４１６を経由して
この機能を制御し、これはＰＩＦ０４０Ｇの入力が経路
４１６上の信号の性質に応じて付勢されたり消勢された
りするようにする。レジスタ４０３のエビットが０であ
って、回線交換情報を示しているときには、消勢信号が
ＦＩＦＯ４０６に与えられて１回線交換情報が誤ってＦ
　Ｉ　ＦＯ４０６に書き込まれないようにする。

連続して受信されたパケットデータバイトはＰＩＦ０４
０６に記憶される。ＰＩＦＯは周期的に読み出されて、
読み出されたデータは経路１２９を経由してパケット交
換機１２３に入れられる。

回線交換インタフェース１２５とそのレジスタ４２４は
、同一の８ビットのデータとレジスタ４０３に入れられ
たエビットを受信する。レジスタ４２４中の８ビットの
データはタイムスロットごとに１回経路１２８を通して
回線交換機１２２に与えられる。回線交換機１２２はプ
ロセッサ制御デバイスであるから、そのタイムスロット
のいずれが現在回線交換情報を取扱っていて、そのタイ
ムスロットのいずれが空きであるかを知っている。回線
交換機１２２は、従って回線交換情報の取扱いのために
割当てられているタイムスロットの各生起の間にレジス
タ４２４の現在の内容を読み出す。回線交換機１２２は
パケット交換サービスに関連したタイムスロットの生起
の間にレジスタ４２４中のデータビットを無視する。

構成要素４０７，４０８，４０９，４１０および１２４
は誤りチェックメカニズムを提供し、これはレジスタ４
２４に対して各タイムスロットの間に送信されたエビッ
トを確認する。　この誤り検査機能の動作については、
以下のパラグラフで説明する８回線交換接続に対するタ
イムスロットの割当に関して変化が生じたときにはいつ
でも、パケット交換機１２３は周期的に第３図の送信機
１０１からのパケットメッセージを受信する。このパケ
ット情報は、経路１２７を通してノードコントローラ１
２４および回線交換機１２２に与えられる。ノードコン
トローラ１２４は、この情報を経路４２０を通してメモ
リーアドレスシーケンサ４１０に対して与え、これはメ
モリーアドレスシーケンサ３０１と同様で、メモリー４
０８が各システムタイムスロットに割り当てられたサー
ビスのタイプに関して最新の情報を保つようにする。こ
の情報はメモリー４０８に記憶され、各記憶位置が異な
るシステムタイムスロットに固有なようになっている。

各々の位置は、それに関連したタイムスロットがそれぞ
れ回線交換情報を扱っているか、パケット交換情報を扱
っているかに応じて“０”あるいは“１”を記憶してい
る。

メモリー４０８は各タイムスロットに１回読み出されて
、読み出された内容は経路４１８を通して排他的ＯＲゲ
ート４０７の上方の入力に与えられる。ゲート４０７の
下方の入力は同時に経路４１７を通してレジスタ４２３
中の送信されたエビットの値を表わす信号を受信する。

もし、システムが適切に動作していれば、経路４１７上
のＩビットは経路４１８上の１ビットに対応するように
なっていなければならない。　この場合には、排他的Ｏ
Ｒゲート４０７の出力はＯであり、これは経路４１９を
通して回線交換機に与えられる。この０は回線交換機に
対して２つのエビットが対応したことを知らせる。逆に
、もし経路４１７上のＩビットが経路４１８上のそれに
対応しなければ、ＯＲゲートによって　“１″が回路１
２２に与えられ、経路４１９を通して回線交換機に対し
て送信された■ビットがエビット表４０８の対応するエ
ビットと矛盾することを知らせる。回線交換機はプログ
ラム制御のデバイスであり、適切な方法で応答するよう
にその動作モードを変更するか、あるいは送信機に対し
て矛盾について通知するように動作する。

経路４１７上のエビットの値は誤って“０”になってい
て、レジスタ４２４中のデータビットが実際にはパケッ
ト情報を表わすのに、これが回線交換情報を表わすこと
を示すかもしれない、この場合には、回線交換機１２２
は適切なステップを実行して、パケットデータに応答し
て、これが回線交換データであると考えないことを保証
しなければならない。

逆に、レジスタ４２４中のデータビットが回線交換情報
を表わすのに、経路４１７上の誤ったエビットが“１”
であることになるかもしれない。この場合には１回線交
換機１２２の機能は、経路４１７上の誤ったエビットが
１”であるにもかかわらず、これが８個のデータビット
に応答するように判定することである。回線交換機が経
路４１９上のエビットの誤りに対応する方法は、本発明
の一部を形成するものではなく、ここではこれ以上詳細
には述べない。

第６図は、第３図の直列リンクフォーマツダ３０６の詳
細を図示している。フォーマツタ３０６の機能は、第２
図を参照すれば最も良く理解できる。フォーマツタ３０
６の機能は第２図の下の部分に示された１０ビットのタ
イムスロットを受信し、３個の連続したタイムスロット
をグループ化し、これらを３２ビットのサブフレームに
挿入して、第４図の回路に送信することである。

先に説明したように、現在利用できるディジタル処理装
置は、ｎを整数として、２ｎに等しい各グループを形成
するような方法でビットのグループを最も能率良く取扱
うのに適合するようになっている。このようなグループ
の例は、１，２，４，８，１６，３２，６４゜１２８で
ある。マルチプレクサ１０５の出力に与えられた１０ビ
ットのタイムスロットは最も能率良く処理できるビット
の数に対応せず、従って、第３図および第９図の回路は
第３図から第４図に対して１ｏビットのタイムスロット
を送信することによって互いに交信することはない、こ
の代わりに、３個の連続したタイムスロットは第２図の
下に示すように相互にグループ化される。このようなタ
イムスロットは３０ビットから成る。これらの３０ビッ
トには、フレーミングビット（Ｆ）とスペアビット（Ｓ
）が追加されて、従って３２ビットを持つサブフレーム
を形成する。

数３２は２ｎに等しく、３２ビットのグループは現在利
用できるデータ処理ハードウェアおよび記憶デバイスで
能率良く扱えることになる。３２ビットのサブフレーム
は、第２図の一番上に示したＯないし１２７と示された
１２８のサブフレームを含むフレームに形成される。以
下のパラグラフで説明する第６図の回路は、１０ビット
のタイムスロットを３２ビットのサブフレームに形成し
、次に１２８のサブフレームを持つフレームに形成する
機能を実行する。

第６図において、１０ビットのタイムスロットが経路１
０９で受信されて、ナルタイムスロット挿入器６０１に
与えられる。この装置の機能は、マルチプレクサ１０５
から経路１０９を通して各３タイムスロツトが受信され
たのに対して、ナルの１０ビットのタイムスロットを追
加することである。構成要素６０１はこの機能を実行し
、経路６０６に対して、構成要素６０２，６０３，６０
４および６０５として図示されたタイムスロットのグル
ープを与えることである。構成要素６０５゜６０４およ
び６０３は経路１０９上のはじめの受信された３個のタ
イムスロットを表わしている。マルチプレクサ１０５に
よって発生されたタイムスロットがある。これらの３タ
イムスロツトの受信の後、構成要素６０１は次に構成要
素６０２として図示されたナルタイムスロットを発生す
る。ナルタイムスロットは、２のべき乗のずっと簡単な
回路とクロック信号の代わりに３の倍数で動作する複雑
な回路とクロック信号の必要を防止するために発生され
て一時的に使用されるのである。この結果として得られ
た４タイムスロツトのグループと同様に形成された４タ
イムスロツトのグループは、経路６０６を通して構成要
素６０７に与えられ、これは直並列タイムスロット変換
を実行して、その出力を経路６０８に与える。４タイム
スロツトの並列の形式は構成要素６０８Ａとして図示さ
れている。経路６０８の出力はサブフレームラッチ６０
９に与えられ、これは経路６１０に対してタイムスロッ
ト１、タイムスロット２およびタイムスロット３を表わ
す並列出力を与える。ナルタイムスロットの出力は、経
路６１１を通してナルタイムスロット抽出器６１２に与
えられる。経路６１０上の３個の並列タイムスロットは
構成要素６１３に与えられ、これはフレーミングビット
、スペアピットおよび３個の１０ビットタイムスロツト
を含む３２ビットのサブフレームを形成する。

経路６１４上の結果として得られた３２ビット幅の信号
はマルチプレクサ６１５に与えられ、これは並直列変換
を実行し、３２ビットのサブフレームを直列に経路３１
９に与える。第３図を参照すれば、経路３１９上の直列
のビットの流れは直列リンク送信機３０７に与えられ、
これは直列の出力信号を経路３２０を通して第４図の直
列チャネル受信機４０１に与える。

受信機４０１は経路３２０上の直列信号を受信し、その
出力を経路４１２を通してタイムスロットフォーマツダ
とクロック回復回路４０２に与えるが、その詳細は第７
図に図示されている。

第６図の種々の構成要素は第６図の構成要素のタイミン
グを制御し、その意図する機能を実行するように第３図
から延びたクロックバス３１０に接続されている。

第７図は、第４図のタイムスロットフォーマツダ兼クロ
ック回復回路４０２の詳細を図示している。第７図の構
成要素は同様の番号を有する第４図の対応する構成要素
と１対１に対応している。第４図に示したものと対応し
なかったり、他の方法で図示されている第７図の構成要
素には７００番台の番号が付いている。

第７図の回路の全体の機能は、その入力導体４１２に直
列のビットの流れを受信し、この直列のビットの流れを
１０ビットの並列タイムスロットに変換し、それを一時
に１タイムスロツトずつ出力導体１０９に与えることで
ある。

入力路４１２上の直列のビットの流れは、ビットクロッ
ク回復回路７０１、クロック回復回路７０２および直並
列変換器７０４に与えられる。入力導体４１２上の直列
の信号は順次に送信される情報のフレームを表わし、各
フレームは第２図の上部に示した１２８サブフレームを
含んでいる。各サブフレームは３個の１０ビットのタイ
ムスロットと共に、フレーミングピットとスペアビット
を含み、第２図の下部に示すように、サブフレームは全
部で３２ビットから成る。

経路４１２上の入力の直列の流れはピットクロック回復
回路７０１に与えられ、これは直列の入力信号から埋込
まれたピッドクロツタを誘導する。誘導されたビットク
ロックは経路７０９を通してフレーム回復回路７０２に
与えられる。これはさらに、３２逓降２進カウンタ７０
３、直並列変換器７０４．８逓降タイムスロツトクロツ
ク発生器７０６およびフレーム・スペアビット検出器７
０５に与えられる。

直列の入力流４１２はまたフレームクロック回復回路７
０２に与えられ、これは直列信号４１２から埋込まれた
フレームクロックを誘導する。経路７１０上の誘導され
たフレームクロックは３２逓降２進カウンタ７０３と８
逓降タイムスロツトクロツク発生器７０６に与えられる
。直列入力流４１２はまた直並列変換器７０４に与えら
れ、これはまた３２逓降２進カウンタ７０３から経路７
１１を通してサブフレームクロック信号を受信する。

直並列変換器７０４は３２個の連続して受信されたビッ
トを構成要素７１２Ａに図示した並列サブフレーム形式
に変換する。

フレームクロック回復回路７０２は、経路７１０上の各
フレームのはじめで、フレームクロックパルスを与える
。このフレームクロックパルスは３２逓降２進カウンタ
７０３をリセットする。カウンタ７０３は次に３２個の
連続して受信されたビットクロック信号の各グループを
計数し、３２個の連続したビットが計数されたときには
いつでも経路７１１に出力信号を与える。この出力信号
はサブフレームを形成し、これは経路７１１を通して直
並列変換器７０４に与えられて、これを動作して直列サ
ブフレームを表わす３２個の連続して受信されたビット
を構成要素７１２Ａについて示したフォーマットを持つ
経路７１２上の並列出力に変換する。

経路７１２上の並列サブフレーム信号はフレーム・スペ
アビット除去回路７０５に与えられる。この構成要素は
また経路７１１上のサブフレームクロックを受信し、サ
ブフレームのはじめの２位置のフレームおよびスペアビ
ットを除去し、サブフレームを形成する３個の１０ビッ
トタイムスロツトを表わす３０ビット幅の出力が経路７
１３に与えられるようにする。

８迎降タイムスロツトクロツク発生器７０６は経路７０
９上のピットクロック信号と、経路７１０上のフレーム
リセット信号を受信する。発生器７０６はこれらの２つ
の信号の受信に応動してタイムスロットクロック信号を
発生し、これは経路７１４を通して４対１マルチプレク
サ７０８の制御入力に与えられる。

この信号はマルチプレクサを動作して、その４個の入力
の各々を順次に動作する。

３０ビット幅の経路７１３は１０本の導体の３個のグル
ー“プに分けられており、各々はマルチプレクサ７０８
の３個の下方の入力に接続されている。マルチプレクサ
７０８の上方の入力は経路７１５を通してナルタイムス
ロット挿入器７１６に接続される。

先に述べたように、ｎを整数としてマルチプレクサのよ
うな装置を２ｎで特徴付けられるクロック信号と入力で
動作するように設計するのが通常のやり方となっている
。従って。

マルチプレクサ７０８を３人力で動作するのを防止する
ために、第４の入力が上方の入力であり、　ここにナル
タイムスロット挿入器７１６を接続するようにして、こ
れを４人力で動作させるのである。マルチプレクサは経
路４２３上のタイムスロットクロツタ信号を受信し、こ
のようなりロック信号の各々の受信のたびに、順次にそ
の４個の入力の１つを活性化する。下方の３個の入力の
順次の動作、すなわち活性化によって、３個の送信され
たタイムスロット、すなわち各サブフレームのタイムス
ロット１、タイムスロット２およびタイムスロット３が
１０ビット幅の出力導体１０９に与えられる。構成要素
７１６からのナルタイムスロットはサブフレームの３番
目のタイムスロットの印加の後、経路１０９に与えられ
る。この動作モードによって、マルチプレクサは経路４
１２上の直列のビットの流れから直接あるいは間接的に
容易に誘導可能なタイムスロットクロックによって制御
される。

経路１０９に順次に与えられる４個のタイムスロットは
、第４図に図示するように１回線交換インタフェース１
２５のレジスタ４２４とパケット交換インタフェース１
２６のレジスタ４０３に与えられる。はじめの３タイム
スロットＴＳＩ、ＴＳ２およびＴＳ３は処理されて、最
終的にはそのタイムスロットのエビットの値によって決
まる回線交換機１２２あるいはパケット交換機のいずれ
かによって処理される。第４のタイムスロットであるナ
ルタイムスロットは０の値の１ビットを持つ。

これは回線交換機１２２によって受信されるが処理され
ることはない。

経路４２３上に与えられた経路７１４上のタイムスロッ
トクロックは、第４図でパケット交換インタフェース１
２６とタイムスロットカウンタ４０９に延びてその動作
を制御する。

【図面の簡単な説明】

第１図は、本発明の原理の一実施例たるシステムの図； 第２図は、本発明でタイムスロットをサブフレームと　
フレームに形成する方法を示す図； 第３図および第４図は、第５図に示すように配置される
本発明の可能な一実施例を示す図； 第６図は、第３図の直列フォーマツタの詳細図； 第７図は、第４図の直列チャネル受信機の詳細図である
。 ［主要部分の符号の説明コ

Claims (1)

1. 【特許請求の範囲】 １、時分割多重バスを通して回線交換と パケット交換情報を伝送する装置であって、該フレーム
   の各々は複数のタイムスロット を含み、該回線交換情報は該タイムスロットの一部にだ
   け含まれていて、該タイムスロットの残りのものは空き
   であるような情報の周期的に生ずるフレームを含む時分
   割交換ネットワークと、 パケット交換ネットワークと、 マルチプレクサとを含むような回線交換お よびパケット交換情報を送信する装置において、 現在存在するパケット情報を現在の空きタ イムスロットに挿入することによって、該空きタイムス
   ロットのすべてが任意の存在するパケット情報の送信に
   使用されるよう、該回線交換情報とパケット情報を該バ
   スで送信するために該マルチプレクサを制御するコント
   ローラと、 該マルチプレクサと該回線交換ネットワー クおよびパケット交換ネットワークの間にあり、該タイ
   ムスロットの残りのものの中にある情報によって表わさ
   れる情報のタイプを表わす識別情報を各タイムスロット
   に挿入するための挿入回路と を含むことを特徴とする回線交換情報とパケット交換情
   報を伝送する装置。 ２、特許請求の範囲第１項に記載の装置 において、 該マルチプレクサは該回線交換ネットワー クから該タイムスロット多重化された信号を受信するた
   めの第１の入力と、該パケット情報を受信するための第
   ２の入力とを有し、 該マルチプレクサの出力は該バスに接続さ れており、 該マルチプレクサはそれぞれ該回線交換お よび該パケット情報を取扱うタイムスロットの生起の間
   に該出力を該第１および第２の入力に制御して接続する
   ように動作する、 ことを特徴とする回線交換情報とパケット交換情報を伝
   送する装置。 ３、特許請求の範囲第２項に記載の装置 において、さらにｎ１を整数として、２＾ｎ＾１ビット
   を含む該タイムスロットのｎ個を形成する直列リンクフ
   ォーマツダを含むことを特徴とする回線交換情報とパケ
   ット交換情報を伝送する装置。 ４、特許請求の範囲第１項に記載の装置 において、該送信された情報を受信するための受信装置
   であって、該受信装置は、 回線交換インタフェースとパケット交換イ ンタフェースと、 各々の送信されたタイムスロットのビット を該インタフェースの各々に与えるためタイムスロット
   フォーマツダと、 該挿入された識別情報から各タイムスロッ トの他のビットが回線交換情報であるか、パケット交換
   情報であるかを判定するための該パケット交換インタフ
   ェース中のレジスタと、受信パケット交換ネットワーク
   と受信回線 交換ネットワークと、 該挿入された情報によって、該タイムスロットの他のビ
   ットがパケット交換情報であることが示されたときにだ
   け受信されたタイムスロットのビットを該受信パケット
   交換機に延ばす識別およびコントローラ回路と、 回線交換情報を表わす各受信されたタイム スロットのビットを該回線交換機に延長するための該回
   線交換インタフェース中のゲート回路と を含む受信装置と組合わせて動作することを特徴とする
   回線交換情報とパケット交換情報を伝送する装置。 ５、時分割多重バスを通して回線交換情 報とパケット情報を伝送する装置を動作する方法であっ
   て、該方法は １）該フレームの各々は複数のタイムス ロットを含み、該タイムスロットの一部 にだけ該回線交換情報を含み、該タイム スロットの残りは空きであるような情報 の周期的に生起するフレームを発生する ステップを含む方法において、さらに ２）該空きタイムスロットのすべてが任 意の存在するパケット情報を送信するの に使用されるように現在存在するパケッ ト情報を挿入することによって該バスを 通して該回線交換情報およびパケット情 報を伝送するようマルチプレクサを制御 し、 ３）該タイムスロットの残りのものが表 わす情報のタイプを表わす識別情報を各 タイムスロットに挿入する ステップを含む回線交換情報とパケット交換情報を伝送
   する装置を動作する方法。 ６、特許請求の範囲第５項に記載の方法 において、該回線交換情報とパケット情報を該バスに送
   信するステップは、さらに ｎ１を整数として該挿入された識別情報を 含む該ｎ個のタイムスロットを２＾ｎ＾１ビットを持つ
   サブフレームに形成する ステップを含むことを特徴とする回線交換情報とパケッ
   ト交換情報を伝送する装置を動作する方法。 ７、特許請求の範囲第６項に記載の方法 であって、該バスを通して伝送された該情報を受信する
   ための装置を動作する方法において、該方法は １）各送信されたタイムスロットのビッ トを回線交換インタフェースとパケット 交換インタフェースに与え、 ２）各タイムスロットの該挿入された識 別情報から該タイムスロットの他のビッ トが回線交換情報あるいはパケット交換 情報のいずれを表わすかを判定するよう 該パケット交換インタフェースを動作し、 ３）該挿入された情報によって該タイム スロット中の他のビットがパケット情報 を含むことを示すときだけ受信されたタ イムスロットのビットを受信パケット交 換機に延長し、 ４）回線交換情報を表わす各受信タイム スロットのビットを受信回線交換機に延 長する ステップを含むことを特徴とする回線交換情報とパケッ
   ト交換情報を伝送する装置を動作する方法。 ８、特許請求の範囲第７項に記載の該回 線交換インタフェースを動作する方法と組合わされた方
   法において、該方法は １）各々の受信タイムスロットと個々に 対応した位置を有する受信メモリーの各 位値に、該位置の各々に対応したタイム スロットが該回線交換情報を取扱うよう に割当てられているか該パケット交換情 報を取扱うように割当てられているかを 指定する情報を書き込み、 ２）受信タイムスロットの各々の生起の 間に各々の該受信タイムスロットに固有 な該受信記憶位置の内容を読み出し、 ３）該受信タイムスロットの各生起の間 に該受信メモリーの該読み出された内容 を比較器に与え、 ４）各タイムスロットの該挿入された識 別情報を該比較器に与え、 該比較器は該メモリーからの識別情報の受 信に応動して該受信された情報と該読み出された内容の
   対応あるいは不対応を示すようになっていることを特徴
   とする回線交換情報とパケット交換情報を伝送する装置
   を動作する方法。 ９、特許請求の範囲第８項に記載の方法 において、さらに １）メッセージ情報が該タイムスロット のどれが該回線交換情報を取扱い、該タ イムスロットのどれが該パケット情報を 取扱っているかを指定するように、該送 信されたタイムスロットの連続した生起 の中にメッセージ情報を挿入し、 ２）該受信装置を動作して該メッセージ 情報を受信し、 ３）該受信装置によって受信された該タ イムスロットの各々によって取扱われて いる情報のタイプを指定する該メッセー ジ情報の受信に応動して該受信メモリー に情報を書き込む ステップと組合わされたことを特徴とする回線交換情報
   とパケット交換情報を伝送する装置を動作する方法。