JPS63142282A - パルス信号諸元測定装置 - Google Patents
パルス信号諸元測定装置Info
- Publication number
- JPS63142282A JPS63142282A JP61290713A JP29071386A JPS63142282A JP S63142282 A JPS63142282 A JP S63142282A JP 61290713 A JP61290713 A JP 61290713A JP 29071386 A JP29071386 A JP 29071386A JP S63142282 A JPS63142282 A JP S63142282A
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- Japan
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- signal
- pulse
- circuit
- initial clear
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- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明はパルス信号の諸元測定装置に関し、特に、た
とえばレーダ装置やＥＳ Ｍ （Ｅｌａｃｔｒ、ｏｎｉ
ｃＳｕｐｐｏｒｔ Ｍｅａｓｕｒｅｓ） 、 Ｅ Ｃ
Ｍ （ＥｌｅｃｔｒｏｎｉｃＣｏｕｎｔｅｒ Ｍｅａｓ
ｕｒｅｓ）分野において利用されるパルス信号の諸元測
定装置に関する。
とえばレーダ装置やＥＳ Ｍ （Ｅｌａｃｔｒ、ｏｎｉ
ｃＳｕｐｐｏｒｔ Ｍｅａｓｕｒｅｓ） 、 Ｅ Ｃ
Ｍ （ＥｌｅｃｔｒｏｎｉｃＣｏｕｎｔｅｒ Ｍｅａｓ
ｕｒｅｓ）分野において利用されるパルス信号の諸元測
定装置に関する。
従来この種の装置として第３図に示すものがあった。＠
４図において、Ｃ２）はアナログ量のパルス信号１１）
の電圧をクロックパルス（４）を与えるごとにディジタ
ル値に変換するＡ／Ｄ変換回路、（３）はこの出力であ
るディジタル振幅値、（５）はディジタル振幅値（３）
が一定量より大きいかどうかにより信号と雑音を区別す
るスレッショルド検出回路、（６）はこの出力である信
号を検出したことを示す信号検出信号、Ｏυはディジタ
ル張幅１ｇ ＋３）と信号検出信号（＋３）をもとに入
力パルスの諸元（パルス幅・パルス間隔・パルス振幅・
パルス到来時刻）を測定する諸元測定回路、（６）はこ
の出力であるパルス諸元信号。
４図において、Ｃ２）はアナログ量のパルス信号１１）
の電圧をクロックパルス（４）を与えるごとにディジタ
ル値に変換するＡ／Ｄ変換回路、（３）はこの出力であ
るディジタル振幅値、（５）はディジタル振幅値（３）
が一定量より大きいかどうかにより信号と雑音を区別す
るスレッショルド検出回路、（６）はこの出力である信
号を検出したことを示す信号検出信号、Ｏυはディジタ
ル張幅１ｇ ＋３）と信号検出信号（＋３）をもとに入
力パルスの諸元（パルス幅・パルス間隔・パルス振幅・
パルス到来時刻）を測定する諸元測定回路、（６）はこ
の出力であるパルス諸元信号。
また（９）は電源投入時にイニシャルクリア信号ＱＱを
作成するパワーオンクリア回路である。
作成するパワーオンクリア回路である。
次に＠４図、第５図にもとすき動作について説明する。
パルス信号（１）がＡ／Ｄ変換回路（２）１こ入力する
と、クロックパルス（４）（第５図（Ｂ））が与えられ
るごとにディジタル振幅値１３１ （＠ ５図（Ｂ）、
これはパルス信号（１）の信号をディジタル化した大き
さを表示している）が得られる。スレッショルド検定回
路［５）では、ディジタル振幅値（３）がスレッショル
ドノベル（＠５図（Ａ））を超えたかどうかの比較を行
い、雑音と信号の区別をし信号がきたことを検出し、信
号検出信号（６）（第５図（Ｄ））を出方する。
と、クロックパルス（４）（第５図（Ｂ））が与えられ
るごとにディジタル振幅値１３１ （＠ ５図（Ｂ）、
これはパルス信号（１）の信号をディジタル化した大き
さを表示している）が得られる。スレッショルド検定回
路［５）では、ディジタル振幅値（３）がスレッショル
ドノベル（＠５図（Ａ））を超えたかどうかの比較を行
い、雑音と信号の区別をし信号がきたことを検出し、信
号検出信号（６）（第５図（Ｄ））を出方する。
諸元測定回路（６）は、ディジタル振幅値（３）と信号
検出信号（６）をもとに、パルス幅・パルス振幅・パル
ス間隔・パルス到来時刻を演算・測定する。なお、こ＼
でパワーオンクリア回路（９）は、を源投入時にイニシ
ャルクリア信号ＧＯ（第５図ＣＤ））を作成し、諸元測
定回路Ｑｌ）に出方する。諸元測定回路（６）はこの信
号により、パルス到来時刻カウンタ等各種レジスタ・カ
ウンタをリセツトする。
検出信号（６）をもとに、パルス幅・パルス振幅・パル
ス間隔・パルス到来時刻を演算・測定する。なお、こ＼
でパワーオンクリア回路（９）は、を源投入時にイニシ
ャルクリア信号ＧＯ（第５図ＣＤ））を作成し、諸元測
定回路Ｑｌ）に出方する。諸元測定回路（６）はこの信
号により、パルス到来時刻カウンタ等各種レジスタ・カ
ウンタをリセツトする。
従来のパルス信号諸元測定装置は以上のように構成され
でいるので、＠５図のごとく、イニシャルクリア信号が
立上る前にすでにパルス信号（１）がスＶンショルドノ
ベルを超えていた場合、諸元測定回路ａυはイニシャル
クリア終了時より諸元測定を開始している。つまりパル
スの途中から測定を行うことになるので、測定された諸
元はあやまったものとなるという問題点があった。
でいるので、＠５図のごとく、イニシャルクリア信号が
立上る前にすでにパルス信号（１）がスＶンショルドノ
ベルを超えていた場合、諸元測定回路ａυはイニシャル
クリア終了時より諸元測定を開始している。つまりパル
スの途中から測定を行うことになるので、測定された諸
元はあやまったものとなるという問題点があった。
この発明は上記のような問題点を解消するためζこなさ
れたもので、″ｒｊＬ源投入のタイミングによる影響を
排除できるとともに、常に正しいパルス諸元を検出でき
るパルス信号諸元測定装置を得ることを目的とする。
れたもので、″ｒｊＬ源投入のタイミングによる影響を
排除できるとともに、常に正しいパルス諸元を検出でき
るパルス信号諸元測定装置を得ることを目的とする。
この発明に係るパルス信号測定装置は、イニシャルクリ
ア信号の終了を検出し、終了時（こ人力パルスがスレッ
ショルドを超えていると測定禁止信号を作成し、測定禁
止時間を設けることｌこ、より。
ア信号の終了を検出し、終了時（こ人力パルスがスレッ
ショルドを超えていると測定禁止信号を作成し、測定禁
止時間を設けることｌこ、より。
人力パルスの途中から測定を行うことを禁止したもので
ある。
ある。
この発明におけるパルス信号諸元測定装置は。
イニシャルクリア信号が出力されている間にすでｌこ入
力パルスがスレッショルドレベルを超えていても、測定
禁止信号を作成することζこよりイニシャルクリア信号
終了後から諸元測定を開始することがなく、常に正しい
パルス諸元を測定できる。
力パルスがスレッショルドレベルを超えていても、測定
禁止信号を作成することζこよりイニシャルクリア信号
終了後から諸元測定を開始することがなく、常に正しい
パルス諸元を測定できる。
以下、この発明の一実施例を図について説明する。１１
ｇ１図はこの発明の一実施例のブロック図であり、（１
）〜（６） 、 ＋９）〜（６）は第４図に示す従来装
置と全く同一のものである。（７）はイニシャルクリア
信号αＱの終了を検出し、終ｒ時に信号検出信号が有効
かどうかを判定し、傅効であるなら信号検出信号にゲー
トをかけて無効とし、諸元測定回路αυに出力する。イ
ニシャルクリア終了時のパルス入力有検出回路である。
ｇ１図はこの発明の一実施例のブロック図であり、（１
）〜（６） 、 ＋９）〜（６）は第４図に示す従来装
置と全く同一のものである。（７）はイニシャルクリア
信号αＱの終了を検出し、終ｒ時に信号検出信号が有効
かどうかを判定し、傅効であるなら信号検出信号にゲー
トをかけて無効とし、諸元測定回路αυに出力する。イ
ニシャルクリア終了時のパルス入力有検出回路である。
第２図はこの回路を詳細にした図で、０．１は立上り微
分回路、α４はイニシャルクリア終了検出信号、（ト）
はＡＮＤゲート、ｕ＊はイニシャルクリア終了時パルス
有検出信号、α力はＪ−にフリングフロノグ、Ｑ８１は
立下り微分回路、Ｑｇは入力パルス終了信号、■は測定
禁止信号、 ２１１は遅延回路、■は遅延信号検出信号
、（８）は第２信号検出信号である。
分回路、α４はイニシャルクリア終了検出信号、（ト）
はＡＮＤゲート、ｕ＊はイニシャルクリア終了時パルス
有検出信号、α力はＪ−にフリングフロノグ、Ｑ８１は
立下り微分回路、Ｑｇは入力パルス終了信号、■は測定
禁止信号、 ２１１は遅延回路、■は遅延信号検出信号
、（８）は第２信号検出信号である。
次に動作について第１図と＠２図を参照しながら説明す
る。パルス信号〔１）がＡ／Ｄ変換回路（２）に入力す
るとクロックパルス（４）が与えられるごとにパルス信
号〔１）の°ｒナログ値に相当するディジタル振幅値（
３）が得られる。スＶンゾヨルド検定回路（５）でハ、
ディジタル振幅値［３）がスレッショルドンベルを超え
たかどうかの比較を行い、雑音と信号の区別をし、信号
がきたことを検出し、信号検出信号（６）を出力する。
る。パルス信号〔１）がＡ／Ｄ変換回路（２）に入力す
るとクロックパルス（４）が与えられるごとにパルス信
号〔１）の°ｒナログ値に相当するディジタル振幅値（
３）が得られる。スＶンゾヨルド検定回路（５）でハ、
ディジタル振幅値［３）がスレッショルドンベルを超え
たかどうかの比較を行い、雑音と信号の区別をし、信号
がきたことを検出し、信号検出信号（６）を出力する。
パワーオンクリア回路（９）では、！を源投入時にイニ
シャルクリア信号αｑを作成し、諸元測定回路０υとイ
ニシャルクリア終了時パルス入力有検出回路（７）に出
力する諸元測定回路０υは、この信号により、パルス到
来時刻カウンタ等各種レジスタ・ウンタのリセツトを行
う。
シャルクリア信号αｑを作成し、諸元測定回路０υとイ
ニシャルクリア終了時パルス入力有検出回路（７）に出
力する諸元測定回路０υは、この信号により、パルス到
来時刻カウンタ等各種レジスタ・ウンタのリセツトを行
う。
イニシャルクリア終了時パルス入力有検出回路（７）で
は、イニシャルクリア信号ＱＱの終了を立上り微分回路
（至）により検出し、イニシャルクリア終了検出信号α
荀を作成し、信号検出信号（６）とＡＮＤゲートに）に
よりゲートをかけてイニシャルクリア終了時パルス有検
出信号αＧを作成する。一方Ｊ−に７１７７プフロンプ
αηはイニシャルクリア信号ａｑにより必ずリセットさ
れており、イニシャルクリア終了時にパルス入力がある
とイニシャルクリア終了時パルス有検出信号αＯにより
セントされ、測定禁止信号■を出力する。信号検出信号
（６）は、イニシャルクリア信号の立上り微分回路等に
よるおくれを遅延回路■で１１整され、遅延信号検定信
号のとして測定禁止時間囚とＡＮＤゲート（ト）でゲー
トをかけて＠２信号有検出信号（８）として諸元測定回
路（ロ）に出力される。諸元測定回路αυは、この第２
信号有検出信号（８）とディジタル振幅値（３）をもと
にして、パルス諸元（パルス幅、パルス間隔、パルス振
幅・パルス到来時刻）を測定し、パルス諸元信号＠を出
力する。イニシャルクリア終了時パルス入力有検出回路
（７）におけるＪ−にクリップフロップのセント後の解
除は、信号検出信号（６）を立下り微分回路［相］で微
分することにより入力パルス終了信号Ｑ９を作成し、こ
の信号をに端子に入力することでなされる。
は、イニシャルクリア信号ＱＱの終了を立上り微分回路
（至）により検出し、イニシャルクリア終了検出信号α
荀を作成し、信号検出信号（６）とＡＮＤゲートに）に
よりゲートをかけてイニシャルクリア終了時パルス有検
出信号αＧを作成する。一方Ｊ−に７１７７プフロンプ
αηはイニシャルクリア信号ａｑにより必ずリセットさ
れており、イニシャルクリア終了時にパルス入力がある
とイニシャルクリア終了時パルス有検出信号αＯにより
セントされ、測定禁止信号■を出力する。信号検出信号
（６）は、イニシャルクリア信号の立上り微分回路等に
よるおくれを遅延回路■で１１整され、遅延信号検定信
号のとして測定禁止時間囚とＡＮＤゲート（ト）でゲー
トをかけて＠２信号有検出信号（８）として諸元測定回
路（ロ）に出力される。諸元測定回路αυは、この第２
信号有検出信号（８）とディジタル振幅値（３）をもと
にして、パルス諸元（パルス幅、パルス間隔、パルス振
幅・パルス到来時刻）を測定し、パルス諸元信号＠を出
力する。イニシャルクリア終了時パルス入力有検出回路
（７）におけるＪ−にクリップフロップのセント後の解
除は、信号検出信号（６）を立下り微分回路［相］で微
分することにより入力パルス終了信号Ｑ９を作成し、こ
の信号をに端子に入力することでなされる。
このよう４こ、イニシャルクリア終了時ｌこパルス入力
があれば、この時点より入力パルスが終了するまで測定
禁止時間を設けることにより、第４図のごとくイニシャ
ルクリア信号有効時にすでにノくルス信号がスＶノショ
ルドレベルを超えていてモ。
があれば、この時点より入力パルスが終了するまで測定
禁止時間を設けることにより、第４図のごとくイニシャ
ルクリア信号有効時にすでにノくルス信号がスＶノショ
ルドレベルを超えていてモ。
イニシャルクリア終了時より諸元測定を開始、つまりパ
ルスの途中から測定を行うことなく、電源投入のタイミ
ングに左右されず常に正しいパルス諸元が検出できる。
ルスの途中から測定を行うことなく、電源投入のタイミ
ングに左右されず常に正しいパルス諸元が検出できる。
なお、上記実施例ではクロンク同期方式を用いて回路を
構成したが、他の実施例として＠３図に示すように非同
期回路として、立上り（立トリ）微分回路のかわりに単
安定マルチパイプソータ。
構成したが、他の実施例として＠３図に示すように非同
期回路として、立上り（立トリ）微分回路のかわりに単
安定マルチパイプソータ。
Ｊ−にクリップフロップのかわりにＲ−Ｓクリップフロ
ップを用いても上記実施例と同様の効果を奏する。１３
８３図において＋６） 、 ＋８） 、αＱ、α弔、（
ト）、αＧ。
ップを用いても上記実施例と同様の効果を奏する。１３
８３図において＋６） 、 ＋８） 、αＱ、α弔、（
ト）、αＧ。
（１１１，１２１＋、 Ｑ２は第２図に示した前記実施
例の同一符号のものと同−又は相当部分である。のは単
安定マルチバイブレータ、ｃ２４は抵抗、ｓはコンデン
サ。
例の同一符号のものと同−又は相当部分である。のは単
安定マルチバイブレータ、ｃ２４は抵抗、ｓはコンデン
サ。
翰はＮＡＮＤゲートである。
上記実施例では４つの）（ルス諸元、）（ルス幅・パル
ス間隔・パルス振幅・）（ルス到米時刻を測定する回路
について説明したが、たとえば）くルス幅・パルス振幅
を測定する回路等、上記のノくルス諸元の任意の組合せ
に対して測定を行う回路であってもよい。
ス間隔・パルス振幅・）（ルス到米時刻を測定する回路
について説明したが、たとえば）くルス幅・パルス振幅
を測定する回路等、上記のノくルス諸元の任意の組合せ
に対して測定を行う回路であってもよい。
また、上記実施例は電源投入時に作成されるイニシャル
クリア信号について説明したが、すべてのレジスタ・カ
ウンタを初期状態にするリセット信号に対しても上記実
施例と同様の効果を奏する。
クリア信号について説明したが、すべてのレジスタ・カ
ウンタを初期状態にするリセット信号に対しても上記実
施例と同様の効果を奏する。
以上のようＩ乙この発明によればノくルス信号諸元測定
装置を立上り（立下り）微分回路・Ｊ−にクリップフロ
ップ・遅延回路・ＡＮＤゲートのみで構成したイニシャ
ルクリア終了時ノくルス人力有検出回路を付加して構成
したので、付加回路も少なく、イニシャルクリア終了時
に入力信号が到来していても、誤ったパルス諸元を算出
することがなくなる効果がある。
装置を立上り（立下り）微分回路・Ｊ−にクリップフロ
ップ・遅延回路・ＡＮＤゲートのみで構成したイニシャ
ルクリア終了時ノくルス人力有検出回路を付加して構成
したので、付加回路も少なく、イニシャルクリア終了時
に入力信号が到来していても、誤ったパルス諸元を算出
することがなくなる効果がある。
第１図はこの発明の一実施例によるパルス諸元測定装置
のブロック図、第２図は＠１因におけるイニシャルクリ
ア終了時パルス入力有検出回路。 Ｉ！ｇ３図は本発明におけるもう一つの実施例、第４図
は従来のパルス諸元測定装置のブロック図、第５図は第
１図から第４図までの動作を説明する波形図である。 図に８いて、（１）はアナログ量のパルス信号、（２）
はＡ／Ｄ変換回路、（３）はディジタル振幅値、（４）
はクロ７クパルス、 ＋５）はスノショルトｍ定ＩＮ路
、 （６）ハ信号検出信号、（７）はイニシャルクリア
終了時ノくルス有検出回路、（８）は＠２信号有検出信
号、（９）はノくワーオンクリア回路、αｑはイニシャ
ルクリア信号。 （ロ）は諸元測定回路、Ｑ２はパルス諸元信号、Ｑ３は
立上り微分回路、α尋はイニシャルクリア終了検出信号
、１１５はＡＮＤゲート、αｅはイニシャルクリア終了
時パルス有検出信号、α力はＪ−にフリソグフロンプ１
口は立Ｆつ微分回路、０ｇは入力パルス終了信号、■は
測定禁止信号、Ｉ２１１は遅延回路、ｃｚ２は遅延信号
検出信号、のは単安定マルチバイブレータ。 （至）は抵抗、■はコンデンサ、＠はＮＡＮＤゲートで
ある。 なお１図中同一符号は同一、又は相当部分を示す。
のブロック図、第２図は＠１因におけるイニシャルクリ
ア終了時パルス入力有検出回路。 Ｉ！ｇ３図は本発明におけるもう一つの実施例、第４図
は従来のパルス諸元測定装置のブロック図、第５図は第
１図から第４図までの動作を説明する波形図である。 図に８いて、（１）はアナログ量のパルス信号、（２）
はＡ／Ｄ変換回路、（３）はディジタル振幅値、（４）
はクロ７クパルス、 ＋５）はスノショルトｍ定ＩＮ路
、 （６）ハ信号検出信号、（７）はイニシャルクリア
終了時ノくルス有検出回路、（８）は＠２信号有検出信
号、（９）はノくワーオンクリア回路、αｑはイニシャ
ルクリア信号。 （ロ）は諸元測定回路、Ｑ２はパルス諸元信号、Ｑ３は
立上り微分回路、α尋はイニシャルクリア終了検出信号
、１１５はＡＮＤゲート、αｅはイニシャルクリア終了
時パルス有検出信号、α力はＪ−にフリソグフロンプ１
口は立Ｆつ微分回路、０ｇは入力パルス終了信号、■は
測定禁止信号、Ｉ２１１は遅延回路、ｃｚ２は遅延信号
検出信号、のは単安定マルチバイブレータ。 （至）は抵抗、■はコンデンサ、＠はＮＡＮＤゲートで
ある。 なお１図中同一符号は同一、又は相当部分を示す。
Claims (1)
- パルス信号の諸元（パルセ幅・パルス間隔・パルス振幅
・パルス到来時刻等）を測定する装置であつて、入力パ
ルス信号をクロックパルスを与えるごとにアナログ量か
らディジタル値に変換するＡ／Ｄ変換回路、この変換さ
れたディジタル値をもとにパルス信号の入力につれてそ
の振幅値が一定レベルより大きいかどうかの判定を行い
信号検出信号を作成するスレッショルド検出回路、上記
信号検出信号と、イニシャルクリア信号によりイニシャ
ルクリア終了時にパルス入力があるかどうかの判定を行
い、パルスの途中からの測定開始を禁止した第２信号有
検出信号を作成するイニシャルクリア終了時パルス有検
出回路、およびディジタル振幅値と第２信号有検出信号
をもとにパルス諸元を測定する諸元測定回路を備えたパ
ルス信号諸元測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290713A JPS63142282A (ja) | 1986-12-05 | 1986-12-05 | パルス信号諸元測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290713A JPS63142282A (ja) | 1986-12-05 | 1986-12-05 | パルス信号諸元測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142282A true JPS63142282A (ja) | 1988-06-14 |
Family
ID=17759555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290713A Pending JPS63142282A (ja) | 1986-12-05 | 1986-12-05 | パルス信号諸元測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142282A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281177A (ja) * | 1989-03-27 | 1990-11-16 | Sperry Marine Inc | 信号パラメータを決定するディジタル統計処理装置および方法 |
| CN106772274A (zh) * | 2016-12-02 | 2017-05-31 | 上海无线电设备研究所 | 一种基于α‑β滤波的AGC跳变检测方法 |
-
1986
- 1986-12-05 JP JP61290713A patent/JPS63142282A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281177A (ja) * | 1989-03-27 | 1990-11-16 | Sperry Marine Inc | 信号パラメータを決定するディジタル統計処理装置および方法 |
| CN106772274A (zh) * | 2016-12-02 | 2017-05-31 | 上海无线电设备研究所 | 一种基于α‑β滤波的AGC跳变检测方法 |
| CN106772274B (zh) * | 2016-12-02 | 2019-04-26 | 上海无线电设备研究所 | 一种基于α-β滤波的AGC跳变检测方法 |
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