JPS6314382B2 - - Google Patents

Description

請求の範囲 １ 複数個の端子１０４と、複数個の内部節点１
１３，１１４，１１５，１１６，１１７，１１８
において相互接続され該端子のいずれにも直接は
接続されていない複数個の機能部分１０１，１０
５，１０６，１０８，１０９，１１０，１１１
と、一連のクロツク信号を発生するためのクロツ
ク発生回路手段１０８とを含むLSI回路構体にお
いて、 選択された該内部節点の群に接続され該選択さ
れた節点の群上の信号に応動してパリテイ信号を
発生する組合せパリテイ発生回路手段２０１，５
０１，６０１，６０２，６０３を含む空間データ
圧縮手段と、一連の該クロツク信号に応動して固
定された期間中該パリテイ信号をサンプリングし
予め定めた長さの判定記号語を発生して蓄えるた
めの順次判定記号発生回路手段２０４，５０３，
６０８と、該判定記号語を選択された該端子に転
送するための出力手段２１１，５０５，６０９と
が含まれていることを特徴とするLSI回路構体。 ２ 請求の範囲第１項のLSI回路構体において、
該順次判定記号発生回路手段がモデユロ２加算器
２０５に接続されたフイードバツク結合を持つフ
リツプフロツプ２０６を含み、該モデユロ２加算
器は該フリツプフロツプからの信号を該パリテイ
信号と加算して和信号を該フリツプフロツプに印
加し、さらに該フリツプフロツプは該一連のクロ
ツク信号を受信するためのクロツク入力２０８を
持ちこれに応動して該和信号を該フリツプフロツ
プに取り入れることを特徴とするLSI回路構体。 ３ 請求の範囲第２項のLSI回路構体において、
該組合せパリテイ発生回路手段が排他的論理和木
回路３００から成り、該モジユロ２加算器が排他
的論理和ゲート２０５から成ることを特徴とする
LSI回路構体。 ４ 請求の範囲第１項のLSI回路構体において、
該順次判定記号発生回路手段が第１段４０１及び
最終段４０５を含む予め定めた数の段を持つたシ
フトレジスタ回路４００，５０３，６０８と、選
択された該段からの信号と該パリテイ信号との和
を取つてその和信号を該第１段に印加するための
モジユロ２加算器４０６に対して該選択された段
から接続されたフイードバツク接続とを含んでお
り、該シフトレジスタ回路が該一連のクロツク信
号を受信するためのクロツク入力４１２を持ち、
これに応動して１つの段の論理状態を次の段へシ
フトすることとを特徴とするLSI回路構体。 ５ 請求の範囲第４項のLSI回路構体において、
該シフトレジスタ回路で該フイードバツク接続を
持つ該段は、最も長いシーケンスを発生する回路
が実現されるよう選択されることを特徴とする
LSI回路構体。 発明の背景 本発明は大規模集積（LSI）デジタル回路の論
理構体に関し、特に回路のテストを行なうために
別の論理機能が付加されたLSIデジタル回路の論
理構体に関する。 数百あるいは場合によつては何千という論理ゲ
ートが、通常シリコン又はサフアイアの単一基板
チツプ上に形成されて完全なシステム又はサブシ
ステムを構成するデジタルLSI回路は当業者には
公知である。LSI技術により低電力消費、高性
能、低価格の利点を持つた回路が実現できるよう
になつた。この結果、LSI回路は広く普及し、た
とえばデジタル計算機の論理及びメモリ回路や通
信システム等で用いられている。 通常のLSI回路は、入力信号を印加しまた出力
信号を引き出すための、チツプ上の金属ボンデイ
ングの形式の複数個の端子と、１つの機能あるい
は一群の機能を行ない、論理ゲートやメモリ素子
の回路網をなす複数個の機能部分とを含んでいる
が、この機能部分は端子には直接接続されていな
い複数個の内部節点によつて相互に接続されてい
る。このような回路の例として市販されている単
一チツプのマイクロプロセツサがある。 近年、LSIデジタル回路の集積密度及び複雑さ
は、主として金属−酸化物−半導体（MOS）技
術の進歩により急速に増大した。今日、単一チツ
プ上に10000個以上の論理ゲートを含む16ビツト
マイクロプロセツサが市販されている。10000個
以上のゲートを含む回路をしばしば超大規模集積
回路（VLSI）と呼ぶ。 一般に、LSIデジタル回路の複雑さが増大する
と、その回路の機能テストが困難になる。機能テ
ストは、デジタル回路がその意図した論理機能を
行ない得るかを調べるために行なわれる。すべて
の集積回路は製造欠陥及び他の故障機構を持つた
め、集積回路のメーカ及びユーザは共に回路に生
じ得るすべての可能な論理欠陥を検出できる機能
テストの設計に関心を持つ。高度に複雑なLSI回
路の完全な機能テストは高価につき、また多くの
場合設計が不可能である。従つてLSI回路のテス
トの困難さのために製造コストが高くなるととも
に、完全にテストできない回路の信頼性が低くな
る。 一般に集積回路の機能テストは３つの型に分け
られる。すなわち診断テスト、製品テスト及び現
場テストである。診断テストは、回路が最初に製
造される時に、設計誤りと製造上の問題を発見す
るために行なわれる。よつて、診断テストはテス
ト中の回路の論理欠陥を見つけると同時に、その
検出された欠陥の場所も指定しなければならな
い。 製品テストは、製造過程の一部として、製造後
の欠陥回路を除去するために行なわれる。製品テ
ストではテスト中の回路の論理欠陥が発見できれ
ば良く、一般に診断テストよりも簡単で時間も短
くてすむ。 診断テストも製品テストも通常は製造場所で行
なわれる。このようなテストの通常の方法では、
テストベクトルと呼ぶ２進パターン列がテスト中
の回路の入力端子に印加され、その結果回路の出
力端子から得られるいわゆる出力パターンと呼ば
れる２進パターン列が観察される。印加されたテ
ストベクトルに応じて回路で作られた出力パター
ンは、正常に機能する回路で期待されるものと比
較される。観測されたパターンと期待されるパタ
ーンとの間で不一致があると、欠陥のあることが
示される。テストによつて検出できるすべての可
能な欠陥のパーセントをそのテストの欠陥検出率
と呼ぶ。 一般に、欠陥検出率を最大とするのに必要なテ
ストベクトル列の長さは、テストされる回路の複
雑さとともに増大する。例えばある従来技術のマ
イクロプロセツサの典型的な製品テストでは、何
千というテストベクトルを何十も必要とする。同
じ回路の診断テストでは、より多くのテストベク
トルを必要とする。このように長いテストベクト
ルを必要とするためにテストが高価になり、テス
トベクトルを印加するのに強力な計算機によつて
制御されるテスト装置を必要とする。しかし、長
いテストベクトル列を用いても、従来の多くの
LSI回路の機能テストの欠陥検出率は100パーセ
ントより小さい。 集積回路の現場テストは、回路が使用されるシ
ステムに組込まれている状態で行なわれる。この
ようなテストは、誤動作したシステムの故障箇所
発見のためか、あるいはシステムが自己テスト機
能を組込んでいる時に、システムの動作中に周期
的に行なわれる。現場テストで用いることのでき
るテスト装置は製品テストで用いられるものほど
強力ではないので、現場テストは製品テストより
も簡単なものとならざるを得ない。この結果、現
場テストの欠陥検出率は一般に製品テストよりも
低い。 複雑なLSI回路のテストベクトル列が長いこと
と、欠陥検出率が低いという問題は、このような
回路内の内部節点にアクセスできないことに直接
関連するということは公知であるプリント板上に
作られたデジタル回路と異なり、集積回路の内部
節点はテスト中にプローブで触ることができな
い。従つて、多くの場合集積回路の種々の機能部
分の印加されたテストベクトルに対する応答は直
接観測することができず、機能部分からの誤つた
応答は、この応答によつて誤つた出力パターンが
出る時にのみ検出できる。しかし、従来技術によ
る多くのLSI回路の場合、論理欠陥によつて生じ
る誤り信号が誤つた出力パターンとして現われな
いために、多くの欠陥が発見されずに残されてし
まう。このような回路では、もし選択された内部
節点上の信号を回路の端子から解析することがで
きれば、欠陥検出率が上げられるとともに、短い
テストベクトル列の使用が可能となる。 集積回路の選択された内部節点上の信号に対す
るアクセス性を改善するための公知の方法とし
て、このような節点に直接接続された接子を用意
するものである。しかしこの方法は、選択される
内部節点の数が回路チツプに設けることのできる
端子（すなわちボンデイング又はビームリード）
数よりもはるかに多いLSI回路の場合には実用的
でない。 LSI回路の内部節点上の信号に対するアクセス
性を改善する他の従来技術は、1977年６月にニユ
ーオーリーンズで行なわれたProceeding of
the 14th Design Automation Conference、
IEEE Catalog、第77 CH1216−IC号の462−
468頁のE.B.Eichelberger及びT.N.Williams著の
“Ａ Logic Design Structure for LSI
Testability”、及びElectronics誌の52巻第６号、
1979年３月15日号の108−110頁のN.C.Berglund
著の“Level−Sensitive Scan Design Tests
Chips、Boards、Systems”に示されている。
Eichelberger等及びBerglundの論文は、回路の
選択された内部節点の各々にシフトレジスタラツ
チ（SRL）を設けたLSI回路論理構体を示してい
る。すべてのSRLは、単一の長いシフトレジス
タとして動作できるように接続されている。選択
された内部節点の信号は、対応するSRLに蓄え
られ、クロツクパルス列の制御のもとで単一の出
力端子にシフトして取り出すことができる。 しかし、SRL技術はいくつかの欠点を持つて
いる。選択された内部節点上の並列データを出力
端子上の直列データに変換する速度が遅いため
に、通常の高速度で動作している回路のテストの
ために用いることができない。従つて、速度に関
係する欠陥（AC欠陥）はSRL法では検出できな
い。さらにSRL法を用いた誤り検出ではシフト
レジスタ回路からの長いビツト流をビツト毎に調
べる必要があるため、長い時間を必要とする。ま
た、SRL法では、特に多数の内部節点をアクセ
スする時に大きなチツプ面積を余分に必要とす
る。従つて、SRL技術を実現するのは高価なも
のとなる。 このように、LSI回路論理構体において、多数
の内部節点上のデータ信号の高速な誤り解析が可
能で、DC欠陥のみならずAC欠陥も検出でき、か
つ最少のチツプ面積で実現できるような回路テス
ト法の必要が極めて高い。 発明の要約 本発明は複数個の端子と、複数個の内部節点に
おいて相互接続され端子のいずれにも直接は接続
されていない複数個の機能部分と、一連のクロツ
ク信号を発生するためのクロツク発生回路手段と
を含むLSI回路論理構体において、 選択された内部節点の群に接続され選択された
節点の群上の信号に応動してパリテイ信号を発生
する組合せパリテイ発生回路手段を含む空間デー
タ圧縮手段と、一連のクロツク信号に応動して固
定された期間中パリテイ信号をサンプリングし予
め定めた長さの判定記号語を発生して蓄えるため
の順次判定記号発生回路手段と、判定記号語を選
択された端子に転送するための出力手段とが含ま
れていることを特徴とするLSI回路論理構体に関
する。 よつて、多数の内部節点から一定の時間間隔内
に得られる信号の完全性は、少数の選択された端
子から得られる判定記号語を解析することによつ
て確認される。空間及び時間データ圧縮手段は最
小の余分なチツプ面積で実現でき、DC欠陥とと
もにAC欠陥も検出できる。 【図面の簡単な説明】 図面において、 第１図は本発明に従つて回路テスト能力を改善
するためのデータ圧縮回路が用いられる内部節点
の位置を示すためのLSIデジタル回路（マイクロ
プロセツサ）を示すブロツク図であり、 第２図は、本発明で用いられる組合せパリテイ
発生回路と単一ビツト判定記号発生回路とを含む
データ圧縮回路の回路図であり、 第３図は本発明で用いることのできる組合せパ
リテイ発生回路として有用な排他的論理和木回路
の回路図であり、 第４図は本発明で用いることのできる一般化し
た多ビツト判定記号発生回路の回路図であり、 第５図は本発明で用いることのできる組合せパ
リテイ発生回路と４ビツト判定記号発生回路とを
含むデータ圧縮回路の回路図であり、 第６図は本発明で用いることのできる３つの組
合せパリテイ発生回路と４ビツト判定記号発生回
路を含むデータ圧縮回路の回路図であり、 第７図は本発明で用いることのできる２つの同
一の回路からの判定記号を比較する回路の回路図
であり、 第８図は本発明で用いることのできる３つの同
一の回路からの判定記号を比較する回路の回路図
である。 詳細な説明 第１図は32ビツト単一チツプ・マイクロプロセ
ツサの機能ブロツク図を示しており、ここでは説
明に必要な機能部分のみを示している。マイクロ
プロセツサは、その内部節点上の信号へのアクセ
ス度を増加させてテストを容易にした複雑なデジ
タルLSI回路の例として用いられている。一般に
デジタルLSI回路のテストは、順序回路を含む機
能部分に接続された内部節点にアクセスしてこの
順序回路の状態変数の誤り解析を行なうことがで
きない時に困難となる。従つて、マイクロプロセ
ツサ以外の多くの種類のLSIデジタル回路におい
ても、本発明に従つて選択された内部節点上の信
号へのアクセス度を増加させて誤り解析を行なう
ことによりテストが容易となる。 第１図の機能部分において、入出力回路（Ｉ／
Ｏ）１０１は、内部データバス１０２及び演算論
理装置（ALU）１０３と、32本のＩ／Ｏ端子１
０４との間の両方向結合を行なう。マイクロプロ
セツサが入力モードにある時に、このＩ／Ｏ回路
はＩ／Ｏ端子からの命令、アドレス、又はオペラ
ンドを内部データバスへ転送する。出力モードに
おいて、Ｉ／Ｏ回路は内部データバスからのデー
タ又はアドレス、又はALUからのデータをＩ／
Ｏ端子へ転送する。このように、32本のＩ／Ｏ端
子は、入力モードでは入力端子となり、出力モー
ドでは出力端子となる。このＩ／Ｏ端子の他に、
第１図の回路は電源供給用の端子等他の複数個の
端子を含んでいるが、図には示されていない。命
令レジスタ１０５は、内部データバスからの命令
のOPコード部及びアドレスモードコード部を受
信して蓄え、後で制御論理回路１０６へ転送す
る。制御論理回路は命令レジスタから受信される
OPコード及びアドレスモードコードに応動して、
制御信号列を144本の制御線１０７へ発生する。
この制御信号は、他の機能部分へ分散して、アド
レスモードコードによつて指定されたオペラン
ド・アドレスの形成と、OPコードによつて指定
されたプロセツサ動作の実行とを管理する。制御
信号列のためのタイミングは４相クロツク発生回
路１０８によつて与えられる。オペランドアドレ
スの形成はアドレス演算装置（AAU）１０９に
よつて行なわれる。演算及び論理動作は演算論理
装置（ALU）１１０で行なわれる。レジスタス
タツク１１１は、ポインタレジスタ、汎用レジス
タ、及び条件レジスタを含み、これらはそれぞれ
アドレス、データ、及び種々の機能部分の状態を
蓄える。 第１図に示した種々の機能部分は、例えば１１
３乃至１１８のような多数の内部節点によつて相
互接続されているが、これらはＩ／Ｏ端子又はマ
イクロプロセツサの他のどのような端子からも直
接アクセスすることはできない。ある内部節点上
の信号は機能テストにおいて重要な意味を持つ。
たとえば、制御論理回路はマイクロプロセツサ全
体中において最も高度な順序機能部分であり、そ
の出力信号にアクセスできないと完全なテストが
最も困難となる部分である。通常、従来のマイク
ロプロセツサの発見できない論理欠陥は制御論理
回路内にある。従つて、第１図の回路の機能テス
トは制御論理回路の出力線１０７をアクセスする
ことによつて行なわねばならない。 第１図で機能テストのために重要な内部節点は
ラベルＣを付したブロツクで示されており、参照
番号１１３乃至１１８がつけられている。誤り検
出のためにこれらの節点のすべてをアクセスする
ことにより、図の回路は100パーセントの欠陥検
出率でテストすることが可能となる。内部データ
バスの回線及びALU出力線はこれらがＩ／Ｏ端
子に接続されているにもかかわらず内部節点（そ
れぞれ１１６及び１１８）として指定されている
が、これはある動作フエーズにおいて、内部デー
タバス及びALU出力線がＩ／Ｏ端子から分離さ
れて、実質的に内部節点となるためである。ブロ
ツク１１３乃至１１８の各々が多数の節点から構
成されているために、合計では304ケの内部節点
がアクセスの対象となる。これらの節点の各々を
外部へ接続することは、実質的ではない。なぜな
らこれらの数はチツプの外部接続点数（典型的に
は64ケ）よりはるかに多いためである。また、た
とえこれらの内部節点の各々の信号をすべてチツ
プから取り出したとしても、強力な自動テスト装
置をもつてしても数が多すぎてしまう。従つて、
指定された内部節点のデータを実用的に用いるた
めには、データ量を圧縮するとともに、誤り検出
のための情報は残さねばならない。 第２図において、多数の並列データビツト流を
単一ビツト記号に減少させるとともに、並列デー
タビツト流に関する誤り検出情報を残すためのデ
ータ圧縮回路２００の回路図が示されている。こ
の回路は、その入力端子２０２におけるビツトパ
ターンのパリテイビツトを抽出するための組合せ
パリテイ発生回路２０１を含んでいる。偶又は奇
パリテイ発生回路のいずれかを用いることができ
る。偶パリテイの場合には、回路２０１は、その
入力がすべて“０”であるかあるいは偶数個の
“１”を含んでいる時に出力２０３に“１”を発
生し、またビツトパターンが奇数個の“１”を含
んでいる時にその出力に“０”を発生する。奇パ
リテイの場合には、この回路はその入力が奇数個
の“１”を含んでいる時に“１”を発生し、ビツ
トパターンがすべて“０”かあるいは偶数個の
“１”を含んでいる時に“０”を発生する。 組合せパリテイ発生回路の多くの実現方法が当
業者には公知である。２入力の排他的論理和ゲー
トを用いて実現した、排他的論理和木回路として
知られている32ビツトの偶パリテイ発生器を第３
図に示す。32ケの並列信号（データビツト流）が
入力端子３０１に印加されると、単一のパリテイ
信号（パリテイビツト流）が出力端子３０２に作
られる。多数の並列ビツト流を、そのビツト流に
関する誤り情報を含むより少いビツト流に減少さ
せるプロセスを空間データ圧縮と呼ぶ。第３図の
回路は、32ケの別々の節点のデータ信号を単一の
パリテイ信号に空間的に圧縮するのに用いること
ができる。より多数の入力を持つ排他的論理和木
も容易に設計することができる。 再び第２図において、パリテイ発生回路２０１
からの出力２０３（パリテイ信号）は順次判定記
号発生回路２０４で受信され、クロツク入力端子
２０８に印加されるクロツク信号（例えばクロツ
クトリガパルス）で決められる速度でパリテイ信
号がサンプリングされ、パリテイ信号のサンプル
から１ビツトコード記号が抽出される。第２図に
示した判定記号発生回路はモジユロ２加算器（排
他的論理和ゲート）２０５及び単一のフリツプフ
ロツプ２０６を含んでいる。このフリツプフロツ
プの正出力（Ｑ）２０７は加算器の２つの入力の
一方にフイードバツクされてパリテイ信号と加算
される。このフリツプフロツプは最初セツト入力
２１０に印加される信号によつて“１”にセツト
されている。通常、テストしている回路からのシ
ステムクロツクであるクロツク信号がクロツク入
力２０８に印加され、またスタート／ストツプ信
号がスタート／ストツプ入力２１０に印加され
て、並列信号の通常何千という状態変化を含むサ
ンプル期間を決定する。サンプリングが終了する
と、サンプリングされたパリテイ信号の判定記号
がフリツプフロツプに残される。この判定記号は
サンプリング期間中のパリテイビツト流全体を代
表するものであり、サンプルされたパリテイビツ
ト流内のすべての単一ビツト誤り、及び奇数の多
ビツト誤りを検出するのに有用である。長い直列
ビツト流を、その誤り情報を含む１ビツト又はそ
れ以上の記号に減少させるプロセスを時間データ
圧縮と呼ぶ。順次判定記号発生回路２０４はサン
プリング期間中の長いパリテイビツト流を単一ビ
ツトの判定記号に圧縮する。 第２図のデータ圧縮回路は、第１図の回路に含
ませて、指定された内部節点へ接続することがで
きる。指定された内部節点の各々は組合せパリテ
イ発生回路の１つの入力に接続され、その記号出
力は、読出し入力２１２に印加される読出し信号
によつて制御される出力バツフア２１１を介し
て、あるいはフリツプフロツプから直接、回路の
判定信号端子へ取り出される。判定記号発生回路
へのクロツク信号は指定された内部節点上のデー
タが安定している時点においてクロツク発生回路
（第１図の１０８）の適当な位相から取り出され
る。 指定された内部節点の数とデータ圧縮回路の入
力の数とに応じて、１つ以上のデータ圧縮回路が
並列データを受信するために用いられる。この場
合、各回路からの判定記号出力は別々の端子に取
り出されるか、あるいは単一の端子へ多重化され
る。 第２図の順次判定記号発生回路は、このような
回路としては最も単純なもので、パリテイ信号の
多ビツト誤りを検出する能力にも限界がある。順
次判定記号発生回路を一般化した構成が第４図に
示され、線形フイードバツクシフトレジスタの形
式を取つており、入力直列データ流を含むシフト
レジスタの選択された段のモデユロ２の和を取つ
ている。このようなフイードバツク構成は循環冗
長チエツク発生器あるいは擬似ランダムシーケン
ス発生器として知られており、公知である。 第４図において、一般化した順次判定記号発生
回路４００はＮ個のフリツプフロツプ段（X₁乃
至X_N）４０１，４０２，４０３，４０４及び４
０５を含んでいる。選択された段の出力はモデユ
ロ２加算器４０６にフイードバツクされ、ここで
入力データ流に対して加算される。シフトレジス
タ段X₄乃至X_N-2は図では省略されている。ある
段X_Mの出力をフイードバツクするか否かはその
段のフイードバツク関数h_Mによつて決定される。
参照番号４０７乃至４１１で指定されているフイ
ードバツク関数は、このシフトレジスタ回路の出
力列（最終段からのもの）が自分自身を繰返さな
い最大の長さのものとなるように選択される。こ
のフイードバツク関数の選択は、たとえば1967年
にHolden−Day Inc.から出版されたS.Golomd著
の“Shift Register Sequences”に示されている
ようなシフトレジスタ列に関する公知の理論に従
つて決定される。 データのシフト及び入力データ流のサンプリン
グはクロツク入力４１２に印加されるクロツクパ
ルスによつて制御される。シフトレジスタは、サ
ンプリング期間の開始前に、初期化入力４１３に
印加されるパルスによつて所定の状態に初期化さ
れる。 順次判定記号発生回路の入力データ流内の多ビ
ツト誤りを検出する能力は、シフトレジスタ回路
の段数に応じて急速に増加する。Ｎ段から成り、
最長のシーケンスを発生するよう構成されたシフ
トレジスタでは、Ｎよりはるかに長い入力データ
流内の多ビツトの誤りを検出できるパーセント確
率は 100−100（１／2^N） で与えられる。たとえば、16段から成るシフトレ
ジスタ回路で長いビツト流内の誤りを検出する確
率は99.998パーセントとなる。しかし、本発明に
従い、データ圧縮回路は集積回路チツプ上に構成
されるため、誤り検出の正確さと、データ圧縮回
路に占有されるチツプ面積との兼合いを考えねば
ならない。回路の設計者は、長いシフトレジスタ
回路にしてより正確な解析を行なう代りに大きな
チツプ面積を占有するか、あるいは短いシフトレ
ジスタにして正確さをある程度低下させる代りに
小さなチツプ面積ですませるかを選択しなければ
ならない。 次に第５図において、データ入力５０２で受信
される並列データの空間圧縮を行なう組合せパリ
テイ発生回路５０１と、このパリテイ発生回路で
与えられるパリテイビツト流の時間圧縮を行なう
順次判定記号発生回路５０３とを含むデータ圧縮
回路５００が示されている。順次判定記号発生回
路は４段のシフトレジスタ回路を含み、最長シー
ケンスを発生するとともに、４ビツト判定記号を
蓄え、これを４つの出力バツフア５０５を介して
回路の４つの端子５０４へ転送する。クロツク、
スタート／ストツプ、初期化及び読出し入力の機
能は第２図の回路で述べたものと同じである。判
定記号発生回路で４段のシフトレジスタを用いる
ことにより、長いパリテイビツト流における単一
又は多ビツト誤りを検出する確率は93パーセント
になる。 並列データを受信するために１つ以上の組合せ
パリテイ発生回路が必要な場合には、使用するチ
ツプ面積の観点からすると、パリテイ発生回路の
各々について別々の多段シフトレジスタ回路を用
いるのは実用的ではない。第６図において、入力
６０４で受信される並列データの空間圧縮を行な
い、節点６０５，６０６及び６０７に３つのパリ
テイデータ流を与える３つの組合せパリテイ発生
回路６０１，６０２及び６０３を持つたデータ圧
縮回路６００が示されている。３つのパリテイデ
ータ流は単一の４段シフトレジスタ回路６０８で
受信され、これら３つのパリテイビツト流全体に
対する４ビツトの判定記号が作られる。シフトレ
ジスタ回路の線形性により、複数の入力ビツト流
が重畳されている。シフトレジスタ回路のフイー
ドバツク接続は、この回路が最長のシーケンスを
出すよう選ばれている。第５図では４段のシフト
レジスタが用いられているが、より正確な解析を
行ない、またより多くのパリテイデータ流を受信
するために、より長いシフトレジスタ回路を用い
ることもできる。 空間データ圧縮により並列データの圧縮を行な
い、並列データから１つ又はそれ以上のパリテイ
データ流を得る方法では、並列データ内の単一ビ
ツト誤りか、奇数個の多ビツト誤りしか検出でき
ない。多くの場合、機能テストの欠陥検出は、す
べての時刻において、テスト中の回路の内部節点
からの並列データのすべての多ビツト誤りを検出
できなくとも大きな影響を受けないことが明らか
になつている。しかし、並列データ内の多ビツト
誤りの検出能力を上げる必要がある場合には、複
数の組合せパリテイ発生回路を用い、並列データ
のある組合せに対して冗長パリテイチエツクを行
ない、並列データ内の多ビツト誤りを検出できる
複数ビツトコードを作ることができる。たとえ
ば、ハミングコードのようなコード、及びパリテ
イ発生回路での発生方法は、デジタル信号の誤り
検出及び誤り訂正の当業者にとつては公知であ
る。複数のパリテイ発生回路からの出力は第６図
に示した方法で単一のシフトレジスタ回路で結合
して、単一の複数ビツト判定記号にすることがで
きる。 製品及び診断テストにおいて、本発明に従つて
構成されたLSI回路からの判定記号出力は、テス
ト中の回路からの出力パタンの一部として取り扱
われる。この判定記号によつて与えられる誤り情
報は誤り検出を増加させ、短いテストベクトル列
の使用を可能にしている。しかし、本発明のより
大きな利点は、現場テストの点にある。データ圧
縮回路を設けたLSI回路は、その判定記号出力を
正常な回路からの判定記号出力と単に比較するだ
けで高い欠陥検出率が得られる。このようなテス
トは回路が作動している時にも行なうことができ
る。高信頼性システムの集積回路の現場テストの
共通の方法は、２つ又はそれ以上のこのような回
路を並列に動作させ、１つの回路からの各出力を
他の回路の出力と比較するものである。データ圧
縮回路を設けたLSI回路では、圧縮回路の出力の
みを比較するだけで、他の出力を比較する場合よ
りも高い欠陥発見率で機能テストを行なうことが
できる。この比較は回路の通常の動作中に行なう
ことができる。 第７図において、２つの同じ回路からの１ビツ
ト判定記号のみを選択的に比較する構成を示して
いる。比較を行なうために、初期化、スタート及
びストツプ信号が印加されて判定記号発生回路を
初期化するとともにデータのサンプリング期間が
決められる。データのサンプリングが終つたあと
で読出し信号が各回路に印加されて各回路からの
判定記号がその出力端子に印加される。回路の１
つから誤つた判定記号が発生すると誤り表示出力
に論理“１”が現れる。 第８図では、３つの同一の回路からの１ビツト
判定記号を比較するものを示している。比較回路
は、もし誤りがあれば、どの回路が他の回路と異
なる判定記号を発生しているかを判断し、誤り表
示出力の１つに論理“１”を印加する。たぞし、
多数決で多い方の回路が正しいものと仮定してい
る。第７図及び第８図に示した判定記号比較方式
は１ビツト判定記号を比較しているが、論理回路
設計の当業者にとつては多ビツト判定記号を比較
する同様の機構を容易に構成できる。