JPS63144573A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPS63144573A JPS63144573A JP29381686A JP29381686A JPS63144573A JP S63144573 A JPS63144573 A JP S63144573A JP 29381686 A JP29381686 A JP 29381686A JP 29381686 A JP29381686 A JP 29381686A JP S63144573 A JPS63144573 A JP S63144573A
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型トランジスタの製造方法に関し、特に
ショートチャネル化に適したＭＯＳ型トランジスタの製
造方法に関する。
ショートチャネル化に適したＭＯＳ型トランジスタの製
造方法に関する。
従来、ショートチャネル化に適したＭＯＳ型トランジス
タの構造の一つにＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ［１「ａｉｎ）構造が知られている。
タの構造の一つにＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ［１「ａｉｎ）構造が知られている。
ＬＤＤ構造はＭＯＳ型トランジスタにおいてゲート電極
直下近傍のソース・ドレイン拡散領域の不純物濃度を他
の領域よりも薄くすることによって、電界集中を緩和し
ようとするものである。この構造によれば、通常のＭＯ
Ｓ型トランジスタのショートチャネル化に伴う不都合、
即ちソース・ドレイン間耐圧の低下、ホットキャリヤ注
入によるスレショルド電圧の上昇等の現象を緩和するこ
とができる。
直下近傍のソース・ドレイン拡散領域の不純物濃度を他
の領域よりも薄くすることによって、電界集中を緩和し
ようとするものである。この構造によれば、通常のＭＯ
Ｓ型トランジスタのショートチャネル化に伴う不都合、
即ちソース・ドレイン間耐圧の低下、ホットキャリヤ注
入によるスレショルド電圧の上昇等の現象を緩和するこ
とができる。
次に、第３図を用いて従来のＬＤＤ構造を有するｎチャ
ネル型Ｍ ＯＳ Ｉ−ランジスタの一例の製造方法を説
明する６ まず、第３図（ａ＞に示すように、Ｐ型シリコン基体１
上にゲート酸化膜２を介して多結晶シリコンからなるゲ
ート電８ｉ３を形成する。
ネル型Ｍ ＯＳ Ｉ−ランジスタの一例の製造方法を説
明する６ まず、第３図（ａ＞に示すように、Ｐ型シリコン基体１
上にゲート酸化膜２を介して多結晶シリコンからなるゲ
ート電８ｉ３を形成する。
次に、第３図（ｂ）に示すように、ゲート電極３をマス
クにして、ソース・ドレイン予定領域にｎ型不純物であ
るリンをＩ Ｘ １０１４／ Ｃ１１２のドーズ量でイ
オン注入し、低濃度ソース・トレイン領域５を形成する
。次いでＣＶＤ法によりシリコン酸化膜６を基体表面全
面に成長させる。
クにして、ソース・ドレイン予定領域にｎ型不純物であ
るリンをＩ Ｘ １０１４／ Ｃ１１２のドーズ量でイ
オン注入し、低濃度ソース・トレイン領域５を形成する
。次いでＣＶＤ法によりシリコン酸化膜６を基体表面全
面に成長させる。
次に、第３図（ｃ）に示すように、異方性のドライエツ
チング技術によってシリコン酸化膜６をエツチングし、
ゲート電［ｉ３の側面のみにシリコン酸化膜のサイドウ
オール７を残す。
チング技術によってシリコン酸化膜６をエツチングし、
ゲート電［ｉ３の側面のみにシリコン酸化膜のサイドウ
オール７を残す。
次に、第３図（ｄ）に示すように、ゲート電極３及びサ
イドウオール７をマスクとして、ｎ型不純物であるヒ素
をＩ Ｘ １０ Ｉ６／ Ｃ１１２のドーズ量でイオン
注入し、高濃度ソース・トレイン領域８を形成する。
イドウオール７をマスクとして、ｎ型不純物であるヒ素
をＩ Ｘ １０ Ｉ６／ Ｃ１１２のドーズ量でイオン
注入し、高濃度ソース・トレイン領域８を形成する。
〔発明が解決しようとする問題点〕
−Ｆ述した従来のＭ ＯＳ ｙ１＋−ランジスタの製造
方法では、ＣＶＤ法によるシリコン酸化膜６を異方性ド
ライエツチング法でエツチング除去する際に、ゲート酸
化膜２でエツチングを停止させることができないために
、ソース・トレイン予定領域であるシリコン基体表面も
エツチング雰囲気にさらされる。このエツチング時の損
傷及び汚染等が接合リークを引き起こし易いという問題
点がある。
方法では、ＣＶＤ法によるシリコン酸化膜６を異方性ド
ライエツチング法でエツチング除去する際に、ゲート酸
化膜２でエツチングを停止させることができないために
、ソース・トレイン予定領域であるシリコン基体表面も
エツチング雰囲気にさらされる。このエツチング時の損
傷及び汚染等が接合リークを引き起こし易いという問題
点がある。
また、ゲート電極３の側壁に残されるシリコン酸化膜の
サイドウオール７の幅は、ドライエツチングのばらつき
によって変動し、サイドウオール７の幅の変動はそのま
ま低濃度ソース・ドレイン領域５の幅の変動となる。低
濃度ソース・ドレイン領域５の幅のばらつきはソース及
びドレインに直列接続される抵抗のばらつきであり、Ｍ
ＯＳ型トランジスタの特性の均一性を防げる要因となっ
ている。
サイドウオール７の幅は、ドライエツチングのばらつき
によって変動し、サイドウオール７の幅の変動はそのま
ま低濃度ソース・ドレイン領域５の幅の変動となる。低
濃度ソース・ドレイン領域５の幅のばらつきはソース及
びドレインに直列接続される抵抗のばらつきであり、Ｍ
ＯＳ型トランジスタの特性の均一性を防げる要因となっ
ている。
本発明の目的は、サイドウオール形成時にソース・トレ
イン領域がエツチング雰囲気にさらされることなく、ま
たサイドウオールの幅を再現性良く制御可能で均一な特
性を有するＭＯＳ型トランジスタの製造方法を提供する
ことにある。
イン領域がエツチング雰囲気にさらされることなく、ま
たサイドウオールの幅を再現性良く制御可能で均一な特
性を有するＭＯＳ型トランジスタの製造方法を提供する
ことにある。
本発明のＭＯＳ型トランジスタの製造方法は、−導電型
半導体基体上にゲート絶縁膜を介してゲート電極を形成
する工程と、このゲート電極を多結晶シリコン膜で覆う
工程と、前記多結晶シリコン膜にｎ型不純物をイオン注
入する工程と、前記多結晶シリコン膜のうちｎ型不純物
がイオン注入された部分のみを選択的に除去し前記ゲー
ト電極の側面に多結晶シリコン膜からなるサイドウオー
ルを形成する工程と、前記ゲート電極とサイドウオール
とをマスクとして、前記半導体基体上のソース・ドレイ
ン形成予定領域内に反対導電型の不純物を導入する工程
とを含んで構成される。
半導体基体上にゲート絶縁膜を介してゲート電極を形成
する工程と、このゲート電極を多結晶シリコン膜で覆う
工程と、前記多結晶シリコン膜にｎ型不純物をイオン注
入する工程と、前記多結晶シリコン膜のうちｎ型不純物
がイオン注入された部分のみを選択的に除去し前記ゲー
ト電極の側面に多結晶シリコン膜からなるサイドウオー
ルを形成する工程と、前記ゲート電極とサイドウオール
とをマスクとして、前記半導体基体上のソース・ドレイ
ン形成予定領域内に反対導電型の不純物を導入する工程
とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図であり、
本発明をＮチャネル型ＭＯＳトランジスタの製造に適用
した場合である。
るための工程順に示した半導体チップの断面図であり、
本発明をＮチャネル型ＭＯＳトランジスタの製造に適用
した場合である。
まず、第１図（ａ＞に示すように、Ｐ型シリコン基体１
上に２００人の厚さのゲート酸化膜２を成長し、次いで
ｎ型不純物であるリンの添加された多結晶シリコン膜を
４０００人の厚さに成長させ、通常のホトリソグラフィ
技術によってパターニングしゲート電極３を形成する。
上に２００人の厚さのゲート酸化膜２を成長し、次いで
ｎ型不純物であるリンの添加された多結晶シリコン膜を
４０００人の厚さに成長させ、通常のホトリソグラフィ
技術によってパターニングしゲート電極３を形成する。
次に、第１図（ｂ）に示すように、ソース・ドレイン形
成予定領域上のゲート酸化膜２をＩ−（Ｆ系の溶液を用
いるウェットエツチング法で除去した後、ソース・ドレ
イン形成予定領域上のシリコン基体１及びゲート電極３
を熱酸化し、約２００人の厚さのシリコン酸化膜４と成
長させる。次いで、ゲート電極３をマスクにして、ｎ型
不純物であるリンを５０ｋｅＶのエネルギーでＩ Ｘ
１０ ”／（１２のドーズ量だけ、ソース・ドレイン形
成予定領域にイオン注入し、低濃度のソース・ドレイン
領域５を形成する。次いでサイドウオール形成用の多結
晶シリコン膜６を３０００人の厚さに成長する。
成予定領域上のゲート酸化膜２をＩ−（Ｆ系の溶液を用
いるウェットエツチング法で除去した後、ソース・ドレ
イン形成予定領域上のシリコン基体１及びゲート電極３
を熱酸化し、約２００人の厚さのシリコン酸化膜４と成
長させる。次いで、ゲート電極３をマスクにして、ｎ型
不純物であるリンを５０ｋｅＶのエネルギーでＩ Ｘ
１０ ”／（１２のドーズ量だけ、ソース・ドレイン形
成予定領域にイオン注入し、低濃度のソース・ドレイン
領域５を形成する。次いでサイドウオール形成用の多結
晶シリコン膜６を３０００人の厚さに成長する。
次に、第１図（ｃ）に示すように、シリコン基体１全面
にｎ型不純物であるリンを１５０ｋｅＶのエネルギーで
ｌ Ｘ Ｉ Ｑ ”／ ｃｓ ２だけイオン注入し、次
いでアルゴン雰囲気中でハロゲンランプを用いて１００
０℃１−０秒の熱処理を行う。この短時間の熱処理によ
って、多結晶シリコン膜６中にイオン注入されたリンの
活性化と押込が行われ、平坦部では３０００人の膜厚全
体がｎ型化される。一方、ゲート電極の側壁部では実効
的に縦方向の膜厚が厚くなっている為に上面から３００
０人程度０部分のみがｎ型化され、ゲート電極の側面部
はリンが拡散されずに残される。その結果、サイドウオ
ール形成用の多結晶シリコン膜６は、リンが拡散したｎ
型多結晶シリコン膜６Ａと不純物が拡散されていない多
結晶シリコン膜６とに区別される。
にｎ型不純物であるリンを１５０ｋｅＶのエネルギーで
ｌ Ｘ Ｉ Ｑ ”／ ｃｓ ２だけイオン注入し、次
いでアルゴン雰囲気中でハロゲンランプを用いて１００
０℃１−０秒の熱処理を行う。この短時間の熱処理によ
って、多結晶シリコン膜６中にイオン注入されたリンの
活性化と押込が行われ、平坦部では３０００人の膜厚全
体がｎ型化される。一方、ゲート電極の側壁部では実効
的に縦方向の膜厚が厚くなっている為に上面から３００
０人程度０部分のみがｎ型化され、ゲート電極の側面部
はリンが拡散されずに残される。その結果、サイドウオ
ール形成用の多結晶シリコン膜６は、リンが拡散したｎ
型多結晶シリコン膜６Ａと不純物が拡散されていない多
結晶シリコン膜６とに区別される。
次に、第１図（ｄ）に示すように、多結晶シリコン膜を
四塩化炭素を用いたりアクティブイオンエツチング法で
エツチングする。この種のエツチングでは条件を適当に
設定することにより、リンが高濃度に拡散されｎ型化さ
れた多結晶シリコン膜６Ａと不純物が拡散されていない
多結晶シリコンｒｔＡ６とのエツチング速度の差を５倍
程度にできる。このリアクティブエツチング法によりリ
ン拡散されたｎ型多結晶シリコン膜６Ａをエツチング除
去する。この際、リンが拡散されていない部分の多結晶
シリコン膜６はほとんどエツチングされずに残されゲー
ト電極３の側面にサイドウオール６Ｂとして残される。
四塩化炭素を用いたりアクティブイオンエツチング法で
エツチングする。この種のエツチングでは条件を適当に
設定することにより、リンが高濃度に拡散されｎ型化さ
れた多結晶シリコン膜６Ａと不純物が拡散されていない
多結晶シリコンｒｔＡ６とのエツチング速度の差を５倍
程度にできる。このリアクティブエツチング法によりリ
ン拡散されたｎ型多結晶シリコン膜６Ａをエツチング除
去する。この際、リンが拡散されていない部分の多結晶
シリコン膜６はほとんどエツチングされずに残されゲー
ト電極３の側面にサイドウオール６Ｂとして残される。
また、ソース・ドレイン領域の表面はシリコン酸化膜４
で覆われているためエツチングされることはない。次い
でゲート電極３及びサイドウオール６Ｂをマスクにして
ｎ型不純物であるヒ素を１００ｋｃＶのエネルギーで１
×−１ＯＩ６／ Ｃ１ｌ ２だけイオン注入して高濃度
ソース・トレイン領域８を形成する。
で覆われているためエツチングされることはない。次い
でゲート電極３及びサイドウオール６Ｂをマスクにして
ｎ型不純物であるヒ素を１００ｋｃＶのエネルギーで１
×−１ＯＩ６／ Ｃ１ｌ ２だけイオン注入して高濃度
ソース・トレイン領域８を形成する。
次に、第１図（ｅ＞に示すように、等方性のプラズマエ
ツチング法によりサイドウオール６Ｂを除去する。
ツチング法によりサイドウオール６Ｂを除去する。
これ以降は通常のＮチャネル型ＭＯ３型トランジスタの
製造工程に従って行ない、ＭＯ３型トランジスタを完成
させる。
製造工程に従って行ない、ＭＯ３型トランジスタを完成
させる。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図であり、
第１の実施例に示したＬＤＤ構造ではなく、単にドレイ
ンゲート電極間の容量を減少させて高速化を図ったＭＯ
３型トランジスタに本発明を適用した場合である。
るための工程順に示した半導体チップの断面図であり、
第１の実施例に示したＬＤＤ構造ではなく、単にドレイ
ンゲート電極間の容量を減少させて高速化を図ったＭＯ
３型トランジスタに本発明を適用した場合である。
すなわち、第１の実施例と異なるところは第１図（ｂ）
において、低濃度ソース・ドレイン領域形成用のリンの
イオン注入を省略したことであり、他の工程はほぼ同一
である。
において、低濃度ソース・ドレイン領域形成用のリンの
イオン注入を省略したことであり、他の工程はほぼ同一
である。
まず、第２図（ａ）に示すように、Ｐ型シリコン基体１
上に厚さ約２００人のゲート酸化膜２を形成したのち、
リンが添加された厚さ約４００人の多結晶シリコン膜か
らなるゲート電極３を形成する０次に、ソース・ドレイ
ン形成予定領域上のゲート酸化１１２を除去したのち全
面を熱酸化し厚さ約２００人のシリコン酸化膜４を形成
する。続いてこのシリコン酸化膜４上にサイドウオール
形成用の多結晶シリコン膜６を形成する。
上に厚さ約２００人のゲート酸化膜２を形成したのち、
リンが添加された厚さ約４００人の多結晶シリコン膜か
らなるゲート電極３を形成する０次に、ソース・ドレイ
ン形成予定領域上のゲート酸化１１２を除去したのち全
面を熱酸化し厚さ約２００人のシリコン酸化膜４を形成
する。続いてこのシリコン酸化膜４上にサイドウオール
形成用の多結晶シリコン膜６を形成する。
この多結晶シリコンｒ！Ａ６の厚さは、後工程で形成さ
れる高濃度ソース・ドレイン領域８が熱処理によって押
し込まれ、その端部がゲート電極３の端部と一致するよ
うに調整する必要がある。例えば、高濃度ソース・トレ
イン領域形成用のヒ素を１００ｋｅＶ、Ｉ Ｘ １０１
６／ Ｃ１１２のドーズ量でイオン注入し、９５０℃で
２０分間程度の熱処理を行なう場合は、この多結晶シリ
コン膜６の厚さは約２０００人が最適であった。
れる高濃度ソース・ドレイン領域８が熱処理によって押
し込まれ、その端部がゲート電極３の端部と一致するよ
うに調整する必要がある。例えば、高濃度ソース・トレ
イン領域形成用のヒ素を１００ｋｅＶ、Ｉ Ｘ １０１
６／ Ｃ１１２のドーズ量でイオン注入し、９５０℃で
２０分間程度の熱処理を行なう場合は、この多結晶シリ
コン膜６の厚さは約２０００人が最適であった。
次に、第２図（ｂ）に示すように、全面にリンをイオン
注入したのちハロゲンランプを用いて短時間の熱処理を
行ない、リンを含むｎ型多結晶シリコンＪＩ６Ａとリン
を含まない多結晶シリコン膜６とを形成する。
注入したのちハロゲンランプを用いて短時間の熱処理を
行ない、リンを含むｎ型多結晶シリコンＪＩ６Ａとリン
を含まない多結晶シリコン膜６とを形成する。
次に、第２図（Ｃ）に示すように、多結晶シリコン膜を
四塩化炭素を用いたりアクティブイオンエツチング法に
よりエツチングし、シリコン酸化膜４を介したゲート電
極３の側面にサイドウオール６Ｂを形成する。続いてこ
のサイドウオール６Ｂ及びゲート電極３をマスクとして
ヒ素をイオン注入し、高濃度ソース・ドレイン領域８を
形成する。ヒ素のイオン注入の条件は上述したように多
結晶シリコン膜６の厚さが２０００人の場合は、１００
ｋｅＶ、Ｉ Ｘ １０ ”／Ｃａ１２とする。
四塩化炭素を用いたりアクティブイオンエツチング法に
よりエツチングし、シリコン酸化膜４を介したゲート電
極３の側面にサイドウオール６Ｂを形成する。続いてこ
のサイドウオール６Ｂ及びゲート電極３をマスクとして
ヒ素をイオン注入し、高濃度ソース・ドレイン領域８を
形成する。ヒ素のイオン注入の条件は上述したように多
結晶シリコン膜６の厚さが２０００人の場合は、１００
ｋｅＶ、Ｉ Ｘ １０ ”／Ｃａ１２とする。
次に、第２図（ｄ）に示すように、等方性のプラズマエ
ツチング法によりサイドウオール６Ｂを除去する。
ツチング法によりサイドウオール６Ｂを除去する。
次に、第２図（ｅ）に示すように、９５０℃、２０分間
の熱処理を行うことにより高濃度ソース・ドレイン領域
の端部はゲート電極３の端部と一致したものとなり、平
面的なゲート電極３とソース・トレイン領域８の重なり
による静電容量をなくすことができる。
の熱処理を行うことにより高濃度ソース・ドレイン領域
の端部はゲート電極３の端部と一致したものとなり、平
面的なゲート電極３とソース・トレイン領域８の重なり
による静電容量をなくすことができる。
尚、上記実施例において、サイドウオール形成用の多結
晶シリコン膜６に注入するｎ型不純物にリンを用いた場
合について説明したが、ヒ素を用いてもよい。
晶シリコン膜６に注入するｎ型不純物にリンを用いた場
合について説明したが、ヒ素を用いてもよい。
以上に説明したように本発明では、ＭＯ３型１−ランジ
スタのゲート電極にサイドウオールを形成するのに、サ
イドウオール形成材料として多結晶シリコンを用い、更
にゲート電極の段差を利用して平坦部の多結晶シリコン
にのみにｎ型不純物をイオン注入し、リアクティブイオ
ンエツチング法による多結晶シリコンのエツチングに選
択性を持たせ、平坦部の多結晶シリコンのみをエツチン
グ除去することができる。この様にサイドウオール形成
に選択性エツチングを用いることができることから、従
来技術に比して安定に再現性良くサイドウオールを形成
でき、均一な特性を有するＭＯ８型トランジスタが得ら
れる効果がある。
スタのゲート電極にサイドウオールを形成するのに、サ
イドウオール形成材料として多結晶シリコンを用い、更
にゲート電極の段差を利用して平坦部の多結晶シリコン
にのみにｎ型不純物をイオン注入し、リアクティブイオ
ンエツチング法による多結晶シリコンのエツチングに選
択性を持たせ、平坦部の多結晶シリコンのみをエツチン
グ除去することができる。この様にサイドウオール形成
に選択性エツチングを用いることができることから、従
来技術に比して安定に再現性良くサイドウオールを形成
でき、均一な特性を有するＭＯ８型トランジスタが得ら
れる効果がある。
本発明による製造方法は、特にＬＤＤ構造のＭＯ８型ト
ランジスタの製造に適するが、ゲート−ドレイン間容量
減少用の構造を実現するのにも用し得る。
ランジスタの製造に適するが、ゲート−ドレイン間容量
減少用の構造を実現するのにも用し得る。
第１図（ａ）〜（ｅ）及び第２図（ａ）〜ｅ）は、本発
明の第１及び第２の実施例を説明る為の工程順に示した
半導体チップの断面図、３図は従来のＭＯ３型トランジ
スタの製造方法説明する為の工程順に示した半導体チッ
プの断固である。 １・・・Ｐ型シリコン基体、２・・・ゲート酸化膜、・
・・ゲート電極、４・・・シリコン酸化膜、５・・・低
源ソース・ドレイン領域、６・・・多結晶シリコン膜６
Ａ・・・ｎ型多結晶シリコン膜、６Ｂ・・・サイドオー
ル、７・・・サイドウオール、８・・・高濃度ソー・ド
レイン領域。
明の第１及び第２の実施例を説明る為の工程順に示した
半導体チップの断面図、３図は従来のＭＯ３型トランジ
スタの製造方法説明する為の工程順に示した半導体チッ
プの断固である。 １・・・Ｐ型シリコン基体、２・・・ゲート酸化膜、・
・・ゲート電極、４・・・シリコン酸化膜、５・・・低
源ソース・ドレイン領域、６・・・多結晶シリコン膜６
Ａ・・・ｎ型多結晶シリコン膜、６Ｂ・・・サイドオー
ル、７・・・サイドウオール、８・・・高濃度ソー・ド
レイン領域。
Claims (1)
- 一導電型半導体基体上にゲート絶縁膜を介してゲート電
極を形成する工程と、該ゲート電極を多結晶シリコン膜
で覆う工程と、前記多結晶シリコン膜にｎ型不純物をイ
オン注入する工程と、前記多結晶シリコン膜のうちｎ型
不純物がイオン注入された部分のみを選択的に除去し前
記ゲート電極の側面に多結晶シリコン膜からなるサイド
ウォールを形成する工程と、前記ゲート電極とサイドウ
ォールとをマスクとして、前記半導体基体上のソース・
ドレイン形成予定領域内に反対導電型の不純物を導入す
る工程とを含むことを特徴とするＭＯＳ型トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29381686A JPS63144573A (ja) | 1986-12-09 | 1986-12-09 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29381686A JPS63144573A (ja) | 1986-12-09 | 1986-12-09 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144573A true JPS63144573A (ja) | 1988-06-16 |
Family
ID=17799520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29381686A Pending JPS63144573A (ja) | 1986-12-09 | 1986-12-09 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144573A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223768A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0382739U (ja) * | 1989-12-15 | 1991-08-22 | ||
| US5473184A (en) * | 1993-03-05 | 1995-12-05 | Nippon Steel Corporation | Semiconductor device and method for fabricating same |
-
1986
- 1986-12-09 JP JP29381686A patent/JPS63144573A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223768A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0382739U (ja) * | 1989-12-15 | 1991-08-22 | ||
| US5473184A (en) * | 1993-03-05 | 1995-12-05 | Nippon Steel Corporation | Semiconductor device and method for fabricating same |
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