JPS63149637U - - Google Patents

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JPS63149637U
JPS63149637U JP4124287U JP4124287U JPS63149637U JP S63149637 U JPS63149637 U JP S63149637U JP 4124287 U JP4124287 U JP 4124287U JP 4124287 U JP4124287 U JP 4124287U JP S63149637 U JPS63149637 U JP S63149637U
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JP
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gate
resistor
field effect
effect transistor
series
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Application number
JP4124287U
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【図面の簡単な説明】
第１図は本考案の一実施例を示す回路図、第２
図は実施例によるＦＥＴのドレイン、ソース間電
圧の特性図、第３図は従来のＦＥＴの過電圧保護
対策の一例を示す回路図、第４図は従来のＦＥＴ
のゲート回路の一例を示す回路図、第５図ａは第
４図のＦＥＴに供給されるゲート信号の波形図、
第５図ｂは第４図のＦＥＴのドレイン、ソース間
電圧の特性図である。 １……電界効果トランジスタ、１１，１２……
トランジスタ、Ｒ１，Ｒ２……抵抗。

Claims (1)

    【実用新案登録請求の範囲】
  1. 電界効果トランジスタのゲートに、第１の抵抗
    と第１のスイツチング素子を直列接続してゲート
    信号供給路を構成するとともに、前記電界効果ト
    ランジスタのゲートに、前記第１の抵抗よりも大
    きな抵抗値を有する第２の抵抗と第２のスイツチ
    ング素子を直列接続してゲート、ソース間に蓄積
    された電荷の放電電路を構成したことを特徴とす
    る電界効果トランジスタのドライブ回路。
JP4124287U 1987-03-20 1987-03-20 Pending JPS63149637U (ja)

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JP4124287U JPS63149637U (ja) 1987-03-20 1987-03-20

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Application Number Priority Date Filing Date Title
JP4124287U JPS63149637U (ja) 1987-03-20 1987-03-20

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JPS63149637U true JPS63149637U (ja) 1988-10-03

Family

ID=30856060

Family Applications (1)

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JP4124287U Pending JPS63149637U (ja) 1987-03-20 1987-03-20

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JP (1) JPS63149637U (ja)

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