JPS6315523A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6315523A JPS6315523A JP61160268A JP16026886A JPS6315523A JP S6315523 A JPS6315523 A JP S6315523A JP 61160268 A JP61160268 A JP 61160268A JP 16026886 A JP16026886 A JP 16026886A JP S6315523 A JPS6315523 A JP S6315523A
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- JP
- Japan
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- transistor
- emitter
- npn transistor
- output
- input
- Prior art date
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関するものであり、更に詳しくＪえ
ばバイポーラトランジスタからなる論理回路に関するも
のである。
ばバイポーラトランジスタからなる論理回路に関するも
のである。
第２図は従来例に係るバイポーラトランジスタからなる
バッファ回路である。ＴＩは入力用のｐｎｐトランジス
タであり、コレクタが接地電源に、エミッタが抵抗Ｒ１
を介してＶｃｃ電源に接続されると□ともに、ベースが
回路の入力となっている。Ｔ２はレベルシフト用のｎｐ
ｎトランジスタであり、ベースがＴＩのエミッタに、コ
レクタが抵抗Ｒ２を介してＶｃｃｔ源に、エミッタが抵
抗Ｒ５を介して接１１！電源に接続されている。
バッファ回路である。ＴＩは入力用のｐｎｐトランジス
タであり、コレクタが接地電源に、エミッタが抵抗Ｒ１
を介してＶｃｃ電源に接続されると□ともに、ベースが
回路の入力となっている。Ｔ２はレベルシフト用のｎｐ
ｎトランジスタであり、ベースがＴＩのエミッタに、コ
レクタが抵抗Ｒ２を介してＶｃｃｔ源に、エミッタが抵
抗Ｒ５を介して接１１！電源に接続されている。
またＴ３はｎｐｎトランジスタであり、ベースがＴ２の
エミッタに、コレクタが抵抗Ｒ３を介してＶｃｃ’電源
に、エミッタがレベルシフトダイオードＤ２を介して接
地電源に接続されている。なおりｉはショットキーダイ
オードであり、Ｒ５とともに回路の高速化を図ることが
でさる。
エミッタに、コレクタが抵抗Ｒ３を介してＶｃｃ’電源
に、エミッタがレベルシフトダイオードＤ２を介して接
地電源に接続されている。なおりｉはショットキーダイ
オードであり、Ｒ５とともに回路の高速化を図ることが
でさる。
Ｔ ４ Ｉ−にレベルシフト用のｎｐｎトランジスタで
あり、ベースがＴ３のコレクタに、コレクタが抵抗Ｒ４
を介してＶｃｃ電源に、エミッタが抵抗Ｒ６を介して接
地電源に接続されている。Ｔ５はオープンコレクタの出
力トランジスタであり、ベースがＴ４のエミッタに、エ
ミッタが接地電源に接続されている。
あり、ベースがＴ３のコレクタに、コレクタが抵抗Ｒ４
を介してＶｃｃ電源に、エミッタが抵抗Ｒ６を介して接
地電源に接続されている。Ｔ５はオープンコレクタの出
力トランジスタであり、ベースがＴ４のエミッタに、エ
ミッタが接地電源に接続されている。
次にこの回路の動作について説明する。
まず入力が高レベルの状態において、ＶｃｃＴＬＷが接
地レベルでは、Ｔ２．Ｔ３．Ｔ４．Ｔ５がオフして出力
は高レベル状態である。
地レベルでは、Ｔ２．Ｔ３．Ｔ４．Ｔ５がオフして出力
は高レベル状態である。
次ニＶｃｃが上昇しテＶｃｃ −Ｖｅｔ＊ ＋ Ｖ［Ｉ
ｔｓになると７４、Ｔ５がオンするので、出力は低レベ
ルとなル、すＧＥ＋ ニＶｃｃ Ｚ＞（−１−昇り、Ｖ
ｃｃ ＜ＶｅＥ２＋Ｖｓ「ｔ＋ Ｖ［２になるとＴ２
．Ｔ３がオンするのでＴ４がオフし、Ｔ５は再びオフし
て高レベルとなる。
ｔｓになると７４、Ｔ５がオンするので、出力は低レベ
ルとなル、すＧＥ＋ ニＶｃｃ Ｚ＞（−１−昇り、Ｖ
ｃｃ ＜ＶｅＥ２＋Ｖｓ「ｔ＋ Ｖ［２になるとＴ２
．Ｔ３がオンするのでＴ４がオフし、Ｔ５は再びオフし
て高レベルとなる。
すなわち、この回路によれば、第３図に示すようにｖｃ
ｃ電源が上昇するとき出力からパルスが発生する。
ｃ電源が上昇するとき出力からパルスが発生する。
なお入力に信号がないと！！（オープン状態）の動ｎ′
は、入力が高レベルのときとほぼ同様であり、やはりパ
ルスが発生する。
は、入力が高レベルのときとほぼ同様であり、やはりパ
ルスが発生する。
従ってかかるバッファ回路をシステムに用いる場合１例
えばバッファ回路の出力が次段回路のクロック入力に接
続して用いられるとき、電源投入時にクロックが１パル
ス分入力することになりシステムの誤動作を招くことが
ある。
えばバッファ回路の出力が次段回路のクロック入力に接
続して用いられるとき、電源投入時にクロックが１パル
ス分入力することになりシステムの誤動作を招くことが
ある。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、電源投入時に誤動作の原因となるパルスを出力
しない論理回路の提供をｎ的とする。
であり、電源投入時に誤動作の原因となるパルスを出力
しない論理回路の提供をｎ的とする。
未発ＩＪＩは入力信号がベースに入力するｐｎｐトタン
ジスタと、該ｐｎｐトランジスタのエミッタ出力を入力
とする第１のｎｐｎトランジスタと。
ジスタと、該ｐｎｐトランジスタのエミッタ出力を入力
とする第１のｎｐｎトランジスタと。
＋ｉＪ［第１のｎｐｎトランジスタのエミッタ出力をベ
ース入力とする第２のｎｐｎトランジスタと。
ース入力とする第２のｎｐｎトランジスタと。
該ｍ ２ ｆ） ｎ ｐ ｎ トランジスタのエミッタ
に接続されたレベルシフトダイオードと、該第２のｎｐ
ｎトランジスタのコレクタ出力をベース入力とする第３
のｎｐａ）テンジスタと、該第３のｎｐｎトランジスタ
のエミッタ出力をベース入力とする第４のｎｐｎトラン
ジスタとを有し、該第４のｎｐｎトランジスタのコレク
タを出力とする論理回路において、前記第３のｎｐｎト
ランジスタのベースと高電圧電源との間にレベルシフト
手段を設けることを特徴とする。
に接続されたレベルシフトダイオードと、該第２のｎｐ
ｎトランジスタのコレクタ出力をベース入力とする第３
のｎｐａ）テンジスタと、該第３のｎｐｎトランジスタ
のエミッタ出力をベース入力とする第４のｎｐｎトラン
ジスタとを有し、該第４のｎｐｎトランジスタのコレク
タを出力とする論理回路において、前記第３のｎｐｎト
ランジスタのベースと高電圧電源との間にレベルシフト
手段を設けることを特徴とする。
これにより電源が投入されて電源電圧が上昇するとき、
必ず第１．第２のｎｐｎトランジスタが第３．第４のｎ
ｐｎトランジスタよりも先にオンすることが保障される
。従って電源投入直後に。
必ず第１．第２のｎｐｎトランジスタが第３．第４のｎ
ｐｎトランジスタよりも先にオンすることが保障される
。従って電源投入直後に。
次段回路の誤動作の原因となるパルスは発生しない。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るバイポーラトランジス
タからなるバッファ回路であり、第２図と同じ符号の素
子は同じものを示している。第２図と異なる点は抵抗Ｒ
３の一端とＶｃｃ電源との間にレベルシフトダイオード
Ｄ３゜Ｄ４を設けていることである。
。第１図は本発明の実施例に係るバイポーラトランジス
タからなるバッファ回路であり、第２図と同じ符号の素
子は同じものを示している。第２図と異なる点は抵抗Ｒ
３の一端とＶｃｃ電源との間にレベルシフトダイオード
Ｄ３゜Ｄ４を設けていることである。
次に本発明の実施例の動作について説明する。
入力が低レベルのときＴ２のベースも低レベルとなるか
ら、Ｔ２．Ｔ３およびＤ２はオフしている。この状態に
おいて電源が投入されてＶｃｃ電源の電圧が接地レベル
から徐々に上昇して、Ｖｃｃ ＞Ｖｒ３＋ Ｖｚ＋Ｖ
＋＋ｚ＋Ｖｏｔ５トナ６ｚ！：、”、Ｔ ５ カ、ｔ
７して出力は低レベルになる。すなわち電源役人後にパ
ルスは発生しない。
ら、Ｔ２．Ｔ３およびＤ２はオフしている。この状態に
おいて電源が投入されてＶｃｃ電源の電圧が接地レベル
から徐々に上昇して、Ｖｃｃ ＞Ｖｒ３＋ Ｖｚ＋Ｖ
＋＋ｚ＋Ｖｏｔ５トナ６ｚ！：、”、Ｔ ５ カ、ｔ
７して出力は低レベルになる。すなわち電源役人後にパ
ルスは発生しない。
次に入力が高レベルのときについて考える。この場合、
電源が投入される前にはＴｌのベース・エミッタ間が逆
バイアスとなっているので。
電源が投入される前にはＴｌのベース・エミッタ間が逆
バイアスとなっているので。
Ｔ２はオンしていない、電源が投入されてＶｃｃ電源の
電圧が接地レベルから徐々に上昇し、Ｖｃｃ ＞Ｖｅ［
ｚ＋ＶｓＥ３＋ＶＥ２）−／ｌルト３． Ｔ ２ 、
Ｔ ３５ヨヒＤ３がオンする。このためＴ４．Ｔ５はオ
ンすることがないので、Ｔ５の出力は高レベルとなる。
電圧が接地レベルから徐々に上昇し、Ｖｃｃ ＞Ｖｅ［
ｚ＋ＶｓＥ３＋ＶＥ２）−／ｌルト３． Ｔ ２ 、
Ｔ ３５ヨヒＤ３がオンする。このためＴ４．Ｔ５はオ
ンすることがないので、Ｔ５の出力は高レベルとなる。
この状態はｖＣＣＴＬ源の電圧が更に上昇しても変わら
ない、すなわち電源投入後にパルスは発生しない。
ない、すなわち電源投入後にパルスは発生しない。
次に入力がオープン状態のときに′電源が投入さｈ ｆ
＝ 場合ヲ考エル、 コ（７）場合Ｖｃｃ ＞ ＶＢ［
２＋ Ｖ８Ｅ３ 十ＶＦ２になると、Ｔ２．Ｔ３および
Ｄ２がオンする。これによりＴ４．Ｔ５はオンすること
がないので、Ｔ５の出力は高レベルとなる。すなわち、
この場合にも電源投入後にパルスは発生しない。
＝ 場合ヲ考エル、 コ（７）場合Ｖｃｃ ＞ ＶＢ［
２＋ Ｖ８Ｅ３ 十ＶＦ２になると、Ｔ２．Ｔ３および
Ｄ２がオンする。これによりＴ４．Ｔ５はオンすること
がないので、Ｔ５の出力は高レベルとなる。すなわち、
この場合にも電源投入後にパルスは発生しない。
以上のように本発明の実施例回路によれば、入力状態が
低レベル、高レベル又はオーブンのいずれにおいても次
段回路の誤動作の原因となるパルスが発生することはな
い。
低レベル、高レベル又はオーブンのいずれにおいても次
段回路の誤動作の原因となるパルスが発生することはな
い。
以上説明したように、本発明によれば次段回路の誤動作
の原因となる電源投入直後のパルスの発生を防止するこ
とができるので、システムの信頼性の向上を図ることが
可能となる。
の原因となる電源投入直後のパルスの発生を防止するこ
とができるので、システムの信頼性の向上を図ることが
可能となる。
第１図は本発明の実施例に係る論理回路の回路図。
第２図は従来例の論理回路の回路図、
第３図は第２図の回路の動作を説明する図である。
（符号の説明）
ＴＩ・・・ｐｎｐトランジスタ。
Ｔ２〜Ｔ５・・・ｎｐｎトランジスタ、Ｒ１−Ｒ６・・
・抵抗。 Ｄｌ−０４・・・ショットキーダイオード。
・抵抗。 Ｄｌ−０４・・・ショットキーダイオード。
Claims (2)
- （１）入力信号がベースに入力するｐｎｐトランジスタ
と、該ｐｎｐトランジスタのエミッタ出力を入力とする
第１のｎｐｎトランジスタと、該第１のｎｐｎトランジ
スタのエミッタ出力をベース入力とする第２のｎｐｎト
ランジスタと、該第２のｎｐｎトランジスタのエミッタ
に接続されたレベルシフトダイオードと、該第２のｎｐ
ｎトタンジスタのコレクタ出力をベース入力とする第３
のｎｐｎトランジスタと、該第３のｎｐｎトランジスタ
のエミッタ出力をベース入力とする第４のｎｐｎトラン
ジスタとを有し、該第４のｎｐｎトランジスタのコレク
タを出力とする論理回路において、前記第３のｎｐｎト
ランジスタのベースと高電圧電源との間にレベルシフト
手段を設けることにより、第３と第４のｎｐｎトランジ
スタがオンするための閾値電圧が第１と第２のｎｐｎト
ランジスタおよびレベルシフトダイオードがオンするた
めの閾値電圧よりも高くすることを特徴とする論理回路
。 - （２）前記レベルシフト手段は複数のダイオードを直列
に接続することにより構成するものであることを特徴と
する特許請求の範囲第１項に記載の論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160268A JPS6315523A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
| EP87305986A EP0253555A3 (en) | 1986-07-08 | 1987-07-07 | Logic circuit employing bipolar-transistors and stable upon starting-up of power supply therefor |
| KR8707327A KR900005461B1 (en) | 1986-07-08 | 1987-07-08 | Logic circuit empolying bipolar-transistor and stable upon starting - up of power supply therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160268A JPS6315523A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315523A true JPS6315523A (ja) | 1988-01-22 |
Family
ID=15711325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160268A Pending JPS6315523A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0253555A3 (ja) |
| JP (1) | JPS6315523A (ja) |
| KR (1) | KR900005461B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008687A (en) * | 1988-08-29 | 1999-12-28 | Hitachi, Ltd. | Switching circuit and display device using the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1388437A (en) * | 1972-08-25 | 1975-03-26 | Nat Res Dev | Electronic switching circuits |
| JPS601980B2 (ja) * | 1979-05-23 | 1985-01-18 | 富士通株式会社 | 自動リセット回路 |
| DE3377185D1 (en) * | 1982-04-21 | 1988-07-28 | Toshiba Kk | Transistor circuit |
| US4609832A (en) * | 1983-10-14 | 1986-09-02 | Sundstrand Corporation | Incremental base drive circuit for a power transistor |
-
1986
- 1986-07-08 JP JP61160268A patent/JPS6315523A/ja active Pending
-
1987
- 1987-07-07 EP EP87305986A patent/EP0253555A3/en not_active Withdrawn
- 1987-07-08 KR KR8707327A patent/KR900005461B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR900005461B1 (en) | 1990-07-30 |
| EP0253555A3 (en) | 1989-07-05 |
| EP0253555A2 (en) | 1988-01-20 |
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