JPS63155267A - 回路設計の合成手順およびデータベース合成用のルールシンタックス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般に、回路設計の合成に関し、特に、高レ
ベル（抽象）表示を有する回路コンポーネントをより基
本的な２進ビットレベル表示のものと置換えることに関
する。

〔従来の技術、及び発明が解決しようとする問題点〕

通常の回路設計合成手順においては、１つの抽象マルチ
ビット事例（すなわち、データベース対象物）の複数の
コピーを形成するために単純な事例複製方法が使用され
、その場合、それぞれのコピーのビンにマルチビットベ
クトルのビット位置が割当てられる。同様に、ビットレ
ベルのマルチビットエンテイテイーを有効に例示又は複
製するために、単純なループ手順によりデータベース対
象物のコピーを形成することができる。そのようなルー
プ手順は標準回路コンポーネント以外のものを合成する
融通性を備えていない。

次に、第１図を参照して、従来の方法に従って論理回路
設計を合成する手順を説明する。ステップ１１において
、コンポーネント定義のライブラリー・から取出された
モデル定義データ構造は合成データベースと関連するデ
ータ構造に入力される。

ステップ１２においては、連結性情報を含めて、回路設
計の事例に関連する情頼がデータベースに入力される。

回路設計の事例は、合成データベースに入力されるとき
、一般に動作形態又は機能形態をとる。ステップ１３に
おいて、合成手順は回路設計の事例をモデル事例と関連
づける。ステップ１４では、合成手順に関する一連の規
則がモデル事例のそれぞれに適用され、モデル事例は、
サイズ、経路遅延、出力等のいくつかのパラメータを最
大にするように変更され且つ連結される。ステップ１５
において、得られた回路設計は、回路の自動化製造を制
御することができるフォーマットに整えられる。

以下余白 〔問題点を解決するための手段、および作用〕本発明の
目的は、改良された回路設計合成手順を提供することで
ある。

本発明の特徴は、回路設計において回路コンポーネント
の高レベル表示をコンポーネントのビットレベル表示と
置換えるための改良された方法を提供することである。

本発明の別の特徴は、複合データベース対象物を複数の
ビットレベルデータベース対象物と置換えるための反復
手順を提供することである。

本発明においては、基本的な形態として、回路設計を合
成する手順において、 マルチビットボートの最下位ビットから最上位ビットに
至るビット信号の範囲の全体にわたり制御ループを形成
する過程と；各ビットレベル事例を合成するために少な
くとも１つのマクロ規則を実行する過程と； から成る少なくとも１つのマルチビットボートを有する
高レベル事例からピントレベル事例を形成する方法、が
提供される。

本発明によれば、上述の特徴及びその他の特徴は、サラ
に高いレベルのマルチビットモデル事例との置換えのた
めにビットレベルモデル事例を形成する手順を提供する
ことにより得られる。この手順は、ビットレベルモデル
事例の形成に融通性を与えることができる規則の帰結部
分中のフォーマントを含む、ビットレベルモデル事例は
最下位ビット、最上位ビット又は現在ビットの関数であ
ることができる。高レベル（抽象）モデル事例は、入力
信号の範囲と出力信号の範囲とが等しくないマルチビッ
トポートを有することができる。

〔実施例〕

以下、添付の図面を参照して本発明の詳細な説明する。

【図面の簡単な説明】

第１図については従来の技術に関連して先に説明した。 次に、第２図を参照して、本発明の合成手順を説明する
。ステップ２１において、抽象コンポーネットワークの
ライブラリーから取出された抽象コンポーネントデータ
が合成手順のモデル定義データ構造に入力される。ステ
ップ２２において、ライブラリーから取出された目的テ
クノロジーに関連するコンポーネントデータが合成手順
のモデル定義データ構造に入力される。ステップ２３に
おいて、抽象コンポーネントに関して記述される連結事
例を伴なう回路設計データがき成手順に入力される。ス
テップ２４では、合成手順は２組のポインタを提供する
。第１Ｍｉのポインタは、合成手順が設計回路を通る任
意の経路をたどることができるようにする。第２組のポ
インタは、規則を関連するデータベース構造に結合する
。ステップ２５においては、モデル事例ごとに関連する
規則が試験され、試験がｔｒｕｅ’　の結果を提示した
とき、その規則の帰結が実現される。好ましい実施例に
よれば、それぞれの規則は前件部分と、帰結部分とを有
する。前件部分は試験アルゴリズムを含み、帰結部分は
試験の結果を実現するために要求される情報を提供する
。規則は事例に順次適用されるので、また、好ましい実
施例においては、試験手順は、その事例に適用された試
験の結果として変更された隣接する事例を包含すること
ができるので、プロセスは、回路設計が安定するまで繰
返される。ステップ２７においては、回路設計の最終バ
ージョンが自動化回路製造システムに使用するのに適す
るフォーマットに整えられる。 次に、第３図を参照して、論理合成規則及び論理設計規
則を記憶するためのアーキテクチャ編成を説明する。２
つの記憶階層を利用することができ、一方の記憶階層は
規則情報を表わし、第２の記憶階層はデジタル設計情報
を表わす。これらの情報階層はポインタが設定されたと
きに互いに作用し合って、設計対象物を特定の規則群と
関連づける。規則ファイル３０６〜３０８は、ファイル
の作成者により任意に編成される規則の集合体である。 い（つかの規則ファイルを規則テーブル３０５に転送す
ることができる。規則テーブル３０５は、記憶されてい
る規則の名前により索引づけされたルックアップテーブ
ルである。規則テーブル３０５は規則ベース３０１０１
つの属性であり、規則ベース３０１は、規則テーブル３
５０に記憶される規則の他に、規則ベースの名前３０３
と、他の属性３０４とを有するゆ全ての規則ベースのテ
ーブル３００には任意の数の規則ベース３０１〜３０２
が含まれる。全規則ベーステーブル３００は、規則ベー
スの名前により索引づけされたルックアップテ・−プル
である。全規則ベーステーブル３００は規則情報階層の
最上部にある。論理設計データは、モデル定義テーブル
３１５〜３１６と呼ばれる複数のブロックに分割される
。モデル名により索引づけされたルックアップテーブル
であるモデル定義テーブル３１４には、任意の数のモデ
ル定義を記憶することができる。１つのモデル定義は、
その他のモデル定義のモデル事例である複数のモデル事
例３１９及び３２０を含むモデル事例リスト３１８を含
むことができる。所定の名前の何らかの機能部分タイプ
又は構造体に対して、１つのモデル定義のみが存在しう
る。しかしながら、１つの機能部分タイプ又は構造体が
モデル事例をもたないか又は２つ以上のモデル事例を有
する場合はあっても良い、モデル定義の属性はそれと関
連する全ての事例に共通しており、従って、モデル定義
と共に記憶されるだけで良い。 モデル定義は″１．ＩＢＲＡＲＹ’情報を含む。タイミ
ングパラメータ及びシミユレーション値等のモデル事例
の属性はモデル事例ごとに独自のものであり、そのため
、関連する事例と共に記憶されなければならない。モデ
ル事例を伴なわない、すなわち、“ＬＩＢＲＡＲＹ”属
性が指定されているようなモデル定義はプリミティブモ
デル定義と考えられ、モデル定義テーブル３１５に記憶
される。モデル定義テーブル３１４は設計テーブル３１
２に記憶され、設計テーブルはその他の属性を処理する
ことができる。 全設計テーブル３１０には、任意の数の設計テーブル３
１ｉ〜３１２を記憶させることができる。 次に、第４図を参照して、論理ネットワーク合成に使用
される規則４０の全体的な構造を説明する。規則ファイ
ルの読出しの時点で、規則４０ごとに構造が形成される
。規則の名前フィールド４１のために、ファイル内の１
つの記憶場所が予約される。別の記憶場所は、規則の使
用に関する形式注釈である注釈ファイル４２のために予
約される。前件フィールド４３、帰結フィールド４４、
バージョンフィールド４５、ヒストリーフィールド４６
及びサイズインフィールド４７は規則構造の内部のフィ
ールドである。前件フィールド４３と、帰結フィールド
４４については以下に説明する。バージョンフィールド
４５は、ホストコンピュータ援用設計（ＣＡＤ）データ
管理システムを利用できるときは、このシステムからの
バージョン情報を含み、時刻及び日付情報を利用できる
ときはそれを含む。規則ヒストリーフィールド４６は、
当初、ゼロにセントされ、その後は、関連する規則が適
用される回数の現在カウントを保持するために使用され
る。 第５図を参照して、第４図の規則構造の前件フィールド
４３の５つの例を説明する。これらの例において、資格
ある対象物は、開始点が現在事例である１つのアクセス
チェーンの終了時におけるデータベース対象物である。 資格ある対象物は複数存在していても良い。プリミティ
ブ対象物は、それ以上のデータベースアクセスを伴なわ
ないものと考えられる（たとえば、数はプリミティブ対
象物である）。第１の例（入力数はＮである）では、資
格ある対象物５１０゛の後に動詞５１１が続き、さらに
その後にプリミティブ対象物５１２が続く。 このフィールドは、現在事例がＮ個の入力を有する場合
は、この前件は評価時に“ｔｒｕｅ’　（Ｔ）を返答す
るが、その他の場合には前件は評価時に“ｎｉビを返答
することを意味する。第２の例（入力数は出力数と等し
い）においては、資格ある対象物５２０の後に動詞５２
１が続き、その後に再び資格ある対象物５２２が続く。 第３の例（入力の信号は全く存在しない）では、形容詞
５３０の後に資格ある対象物５３１が続き、その後に動
詞５３２と、プリミティブ対象物５３３とがさらに続く
。このフィールドは、現在事例の入力が１つの信号にい
ずれも結合されないとき、前件は“ｔｒｕｅ’値を返答
すると解釈される。第４の例（入力の信号は出力の信号
の中にない）では、形容詞５４０の後に資格ある対象物
５４１が続き、その後に動詞５４２と、修飾された対象
物５４３とがさらに続く。第５の例（タグ（ｒｅｓｕｌ
ｔ）は入力数と、出力数との合計である）においては、
値（ｒｅｓｕｌｔ）　５５０は、任意の数の引数５５２
　、５５３等を伴なう呼出された手順５１１の結果であ
り、記憶される。この手順呼出しは、規則前件フィール
ドによるＬＩＳＰ機能の使用を可能にする。引数５５２
　、５５３等はプリミティブ対象物又は資格ある対象物
のいずれであっても良い。 規則前件フィールド手順の残る部分の間及び帰結フィー
ルド手順の間に、名前（ｒｅｓｕｌｔ）を使用して、そ
の名前の下に記憶されている値を取出すことができる。 タグの数は限定されておらず、規則の前件部分が誤りで
あるとき又は規則の帰結部分の完了時には、全タグの記
憶は消去される。この種の前件は、タグフィールドの値
にかかわらず、常に“ｔｒｕｅ”　（Ｔ）値を返答する
。好ましい実施例においては、キーワード（ｔａｇ　１
　、　ｔａｇ　２等）を使用すること及び次の式のよう
にそれらを直接引用することが可能である： （ｔａｇ　　（ｒｅｓｕｌｔ）　ｉｓ−ｓｕｍ−ｏｆ−
ｃｏｕｎｔｓ−ｉｎｐｕｔｓｃｏｕｎｔ−ｏｕｔｐ１５
−５ ｕ　　（ｒｅｓｕｌｔ）　　１ｓ−１ｅｓｓ−ｔｈａｎ
　　Ｎ）これは次のように表わすこともできる：（ｔａ
ｇ　１　ｉｓ−ｓｕｍ−５ｕ　ｃｏｕｎｔ−ｉｎｐｕｔ
ｓ　ｃｏｕｎｔ−ｏｕｔｐｕｔｓ）（ｔａｇｌ　１ｓ−
１ｅｓｓ−ｔｈａｎ　Ｎ）規則の前件は、論理項’ＡＮ
Ｄ″又は“ＯＲ”の使用により、入れ子構成とすること
もできる。この入れ子構成はＬＩＳＰ手順のフォーマッ
トで実行することもできる。たとえば： （ｏｒ　（ｃｏｕｎｔ−ｉｎｓ　１ｓ−１ｅｓｓ　ｔｈ
ａｎ　Ｎ）（（ｒｅｓｕｌｔ）　１ｓ−１ｅｓｓ　ｔｈ
ａｎ　Ｎ）次に、第６図を参照して、規則の帰結フィー
ルドの構造を６つの例により説明する。第１の例では、
指令”　ｒｅｍｏｖｅ″又は”　ｒｅｍｏｖｅ−ｉｆ−
ｎｏ−ｄｅｓｔｓ　”６１０は、現在モデル定義の事例
から１つ又は２つ以上の事例６１１を除去するために使
用される。第６図の第２の例においては、“１ｎｓｅｒ
ｔ　”指令６２０は゛ｒｅｍｏｖｅ’指令６１０の逆を
実行するために使用される。　“１ｎｓｅｒｔ’　指令
の引数は、挿入されるべき事例へのデータベース属性の
任意設定を伴なう適切な式形態６２１である。モデル事
例の挿入に関しては、上記の同時係属特許出願ｒＲｕｌ
ｅ　５ｔｒｕｃｔｕｒｅｆｏｒ　Ｉｎ５ｅｒｔｉｏｎ　
ｏｆ　Ｎｅｗ　Ｅｌｅｍｅｎｔｓ　ｉｎ　ａ　Ｃｉｒｃ
ｕｉｔＤｅｓｉｇｎ　５ｙｎｔｈｅｓｉｓ　Ｐｒｏｃｅ
ｄｕｒｅＪに詳細に記載されている。第３の例は’ｒｅ
ｐｌａｃｅ’指令６３０を示す。 この指令は°ｒｅｍｏｖｅ’　指令と’１ｎｓｅｒｔ’
指令との組合わせであり、１つ又は２つ以上の資格ある
モデル事例対象物６３１を除去した後、式形態６３３か
ら取出される１つ又は２つ以上のモデル事例対象物を挿
入する。第６図の第４の例は、“５ｙｎｔｈｅｓｉｚｅ
’指令６４０の形態を示す。この指令は、規則の作用を
受ける現在事例が、高レベル仕様のデジタル設計に一般
に見られるように、最上位ビットと、最下位ビットとか
ら成る属性を有する複合的マルチビット合成の場合に使
用される。そのような装置の１例は３２ビツトインクリ
メンタであり、これは最上位ビットの３１と、最下位ビ
ットの０とを有することができる。、’５ｙｎｔｈｅｓ
ｉｚｅ’　指令の後にキーワード“ｆｒｏｍ’　６４１
が続き、さらにその後に最上位ビット６４２へのアクセ
スが続く。最上位ビット６４２の後にはキーワード’ｔ
ｏ“が続き、その後に最下位ビット６４４へのアクセス
が続き、最後に規則の集合体６４５が続（。第６図の第
５の例は゛ｍｏｄｉｆｙ’指令６５０の形態を表わす。 この指令はデータベース対象物をその値を設定すること
により変更するために使用される。キーワード’ｍｏｄ
ｉｆｙ’の後に資格ある対象物６５１が続き、さらにそ
の後にキーワード“−１ｔｈ”６５２が続く。キーワー
ド゛ｗＨｈ”　の後にはプリミティブ対象物６５３が続
く。第６図の第６の例は、ＬＩＳＰ手順弐６６０の入力
を可能にするためにキーワード’ＬＩＳＰ”を使用する
。この手順能力は、設計データベースの変更にさらに大
きな融通性を付与する。 次に、第７図を参照して説明する。規則７０５はモデル
事例７０３に対して適用される。モデル事例は、最上位
ビット（ＭＳＢ）　　２と、最下位ビット（ＬＳＢ）０
とを有する出力信号７０４に結合される。モデル事例は
人力信号７０１及び７０２に結合される。入力信号７０
１はＭζＢ５と、ＬＳＢ　３とを有する。入力信号７０
２は値テーブル７０８の中にあり、従って、定数４を表
わす。規則の帰結（ｓｙｎｔｈｅｓｉｚｅ　ｆｒｏｍＭ
Ｓ８−１ｓｔ−ｏｕｔｔｏ　ＬＳＢ−１ｓｔ−ｏｕｔ　
＜ｍａｃｒｏｒｕｌｅ　＞　）が解釈される。第１の出
力ＭＳＢから第１の出力のＬＳＢを減じ、■を加算する
演算の結果は３となり、これは制御ループの反復の回数
である。第１回の反復について、現在ビット　＋　ｎ＝
　はＯとセットされる。反復ごとに、式ｏｕｔｓ　＜ｎ
）　−（ｐａｒｔ−１ｉｎｓ　＜ｎ’）　）を挿入する
ためにマクロ規則が解釈される。従って、第１回の反復
は、現在モデル事例７０３の出力のＬＳＢ　Ｏに“ｎｏ
を加算することにより計算されるビットと連結された出
力信号”Ｘ”を伴なうモデル事例７１６を挿入し、それ
により信号７１９　“Ｘ　（０＞　　”を発生する。人
力に関しては、“ａ”を°ｎ′に第１の入カフ０１のＬ
ＳＢを加えたものと連結することにより、“ａ　　＜３
＞　　”７１７が発生される。信号“ｔｉｅ−１ｏ”７
１８は、第２の入カフ０２の値″ｆｏｕｒ”に対応する
数４のビット位置“ｎｏ　＝０の２進値１を取出すこと
により発生される。（“ｔｉｅ−１ｏ”）は２進定数Ｏ
を表わす信号であり、“ｔｉｅ−ｈｉ”は２進定数１を
表わす信号である。 第２回の反復は、出カフ１６と、入カフ１４及び７１５
とを伴なう事例７１３を挿入する。この反復においては
、現在ビット　“ｎｏはｌである。従って、現在ビット
に対する全ての信号のビットは先に反復のときより１だ
け高くなる。ただし、数４のとット１は依然として”　
ｔｉｅ−１ｏ”を発生させる。最後の第３回の反復は出
カフ１２と、入カフ１０及び７１１とを伴なう事例７０
９を挿入する。現在ビットは２に増分されており、発生
される全ての信号は、現在ビットの値２に、事例７０３
の信号の対応するＬＳＢ　１　、２及び４を加えたビッ
ト重みを有する。 次に、第８図を参照して説明する。２つのマルチビット
事例８３１及び８３３は、関連する信号フィール　ド　
“　Ａ　　＜５　　：　　３＞　　　”　８３０　　、
　“　Ｂ＜１０：８）　　　”８３２及び“Ｃ＜２　：
　０）　　”８３４を有する。規則８３５及び８３６は
２つの事例に対して適用される。 適用されるべき第１の規則８３５は、８３９　、８４４
及び８４９への出力と、８３７　、８４２及び８４７か
らの入力とを伴なう事例８３８　、８４３及び８４８を
形成し、挿入する。信号“Ｂ　＜ｔｏ＞　　”、“Ｂ　
＜９＞　　”及び“Ｂ〈８〉　”は先には存在しなかっ
たものであるので、新たに発生される。第２の規則８３
６が適用されると、８４１　、８４６及び８５１への出
力を伴なう事例８４０　、８４５及び８５０が形成され
、挿入される。 入力信号８３９　、８４４及び８４９は既に存在するこ
とがわかっているので、米国特許出願ｒＲｕｌｅＳｔｒ
ｕｃｔｕｒｅ　ｆｏｒ　Ｉｎ５ｅｒｔｉｏｎ　ｏｆ　Ｎ
ｅｗ　Ｅｌｅｍｅｎｔｓ　ｉｎａ　Ｃ１ｒｃｕｉｔ　Ｄ
ｅｓｉｇｎ　５ｙｎｔｈｅｓｉｓ　Ｐｒｏ−ｃｅｄｕｒ
ｅＪに記載されるように、既存の信号への連結がなされ
る。 次に、第９図を参照して、高レベルモデル“ＥＱＬ’　
の事例９６０の合成を説明する。　“ＥＱＬ゛の定義９
６１はその機能性を、２つのマルチビット入力信号の２
進値が等しい場合に出力が真になると記述している。事
例９６０を出力信号９６４並びに人力信号９６２及び９
６３と合成するための規則は次の通りである： （Ｐ”ｐｘｐａｎｄ　ｅｑｌ’ （ｍｏｄｅｌ　ｉｓ　ＥＱＬ） （ａｎｙ　ｗｉｄｔｈ−ｓｉｇｎａｌ−ｔａｇ−ｉｎｓ
　ｉｓ−ｇｒｅａｔｅｒ−ｔｈａｎ　１）（ｎｏ　ｎａ
ｍｅｓ−ｓｉｇｎａｌ−ｉｎｓ　ａｒｅ　”０’）−一
〉 （ｓｙｎｔｈｅＳｉｚｅ　ｆｒｏｍ　ｍ５ｂ−ｏｆ　１
ｓｔ−ｔａｇｔｏ　　ｌｓｂ−ｏｆ−１ｓｔ−ｔａｇ（
ｍａｃｒｏｒｕ　ｌｅ“ｏｕｔｐｕｔ　ｏｆ　ｅｑｌ”
　　　　　　　　　　　　　　５（＜ｎ）　　ｉｓ　　
＜ｍｓｂ＞　　）−一〉 （ｉｎｓｅｒｔ ”　ｔｅｍｐ％　＜ｎ＞　　”　　＝　（ｎｏｔ（ｘｏ
ｒ　　ｉｎｓ　　＜ｎ＞　　”））１ｓｔ−ｏｕｔ＝　
　（ａｎｄ”Ｌｅｍｐ％　　＜ｎ＞　　″“ｐｒｏｐ％
　＜ｎ−１＞　　勺　　　　１０（ｍａｃｒｏｒｏｌｅ
　　”ｍ１ｄｄｌｅ　　ｓｔａｇｅｓ　　ｏｆ　　ｅｑ
ｌ”（（ｎ）　　ｉｓ−ｇｒｅａｔｅｒ−ｔｈａｎ　＜
１ｓｂ）　）（＜ｎ＞　　１ｓ−１ｅｓｓ−ｔｈａｎ　
　＜ｎ＋ｓｂ＞　　）　　　　　　　　　　　　　　　
　　　　　　　　１５−一） （ｉｎｓｅｒｔ ”　ｔｅｍｐ％　＜ｎ＞　　”＝（ｎｏｔ（ｘｏｒ’ｉ
ｎｓ　　＜ｎ＞　　”　　））ｐｒｏｐ％　＜ｎ）　　
”　＝　　（ａｎｄ″ｔｅｍｐ％　＜ｎ）　　””ｐｒ
ｏｐ％　＜ｎ−１＞　　”）（ｍａｃｒｏｒｕ　Ｉｅ　
ｆｉｒｓｔ　ｓｔａｇｅ　ｏｆ　ｅｑｌ”（＜ｎ）　　
ｉｓ　　＜１ｓｂ）　　）−−〉 （ｉｎｓｅｒｔ″ｐｒｏｐ％　＜ｎ＞　　”＝　　（ｎ
ｏｔ（ｘｏｒ″ｉｎｓ　　＜ｎ＞　　”）））（ｒｅｍ
ｏｖｅ　”１ｎｓｔａｎｃｅ”　）この規則は、適用さ
れたとき、第９図に示すようなビットレベル事例とそれ
らの相互連結を発生する。　’５ｙｎｔｈｅｓｉｚｅ’
　指令は第１の入力のＭＳＢからＬＳＢに至る範囲の全
体にわたる合成を指令し、この場合は、３回の反復を実
行させる。第１のマクロ規則は、マクロ規則の前件によ
り指示されるように、現在ビット＜ｎ＞が（ｍｓｂ）と
等しい場合にのみ適用される。第２のマクロ規則は、現
在ビット＜ｎ＞が＜１　ｓ　ｂ＞　と＜ｍｓｂ＞　との
間にある場合にのみ適用される。第３のマクロ規則は、
現在ビットくｎ〉が（ｌｓｂ）と等しい場合にのみ適用
される。制御ループの第１回の反復は、現在ビット＝Ｌ
ＳＢ＝Ｏの場合の第３のマクロ規則の適用によって、信
号９８１．　９８２，９８４及び９８６に対する連結性
を有する事例９８３及び９８５を挿入する。信号”ａｇ
ｏ）　　９８１及び“ｂ　＜Ｏ＞　　”９８２は現在モ
デル事例９６０の入力９６２及び９６３に対応する。信
号９８４は独自のものであって、式ネストから取出され
、従って、唯１つの転送元９８３と、１つの転送先９８
５とを有する。信号９８６も独自のものであり、サブス
トリングＤＤ％゛によってマクロ規則のセントの範囲内
にある。第２回の反復は、第２のマクロ規則の適用によ
って、信号９７３、　９７４．　９７６、　９７８及び
９８０に対する連結性を有する事例９７５　、９７７及
び９７９を挿入する。“ρｒｏｐ％＜ｎ−１＞　”と名
前づけされた信号は先の反復の際の“ｐｒｏｐ％＜ｎ＞
”と同一の信号名を発生するので、事例９７９への信号
９８６を生じさせる。 第３の反復は、現在ピッ）＝ｍｓｂ＝２の場合の第１の
マクロ規則の適用によって、信号９６５゜９６６　、９
６８　、９７０及び９７２に対する連結性を有する事例
９６７　、９６９及び９７１を挿入する。ビット同等機
能性の伝播は、“ｐｒｏｐ％＜ｎ−１＞”の使用により
再び継続される。現在モデル事例の出力信号“ａ＝ｂ”
への結合が最終的に成立し、ビットレベル合成動作は完
了する。 次に、第１０図を参照して、等しくないＭＳＢ〜ＬＳＢ
ＳＥＬ範囲が存在するようなマルチビット事例の合成を
説明する。“ＳＥＬ”入力信号は、範囲が２ビツトであ
り且つＭＳＢ＝６の信号９９１に連結される。機能の上
では、“ＳＥＬ’　は、そのコード化に基づいて、出力
へステアリングされるべき４つのデータ入力の中から１
つを選択する。 ４つのデータ入力とは“ａ＜２：Ｏ）　　”、“ｂ＜２
　　：　　０）　　　”　、　“　ｃ＜７：５）　　　
”　、　′″　ｄ＜　２　：　０＞　　”であり、デー
タ出力“ｘ（２：０＞　”は３ビツトの範囲を有する。 帰結９９２を伴なう規則帰結が選択される。　“ＦＲＯ
Ｍ”及び“ＴＯ゛の値は共に第５の人力９９１のＭＳＢ
に関連しているので、唯１回の反復、すなわち制御ルー
プが起こる。マクロ規則９９３は、単一ビット選択入力
“ｅ　＜６＞２”及び“ｅ　　＜５＞　　”を伴なう新
たな事例９９４を形成する。これは、第１０図の最上部
の事例の５ｔｈ−ｉｎ＜ｎ＞と、マクロ規則９９３の挿
入ステートメントの中の現在ビット５ｔｈ−ｉｎ　＜ｎ
−１＞に対するオフセントとを経て現在ビア）を引用す
ることにより実行される。後に、モデル事例９９４は現
在事例となり、帰結９９６を伴なう別の規則が適用され
る。マクロ規則の帰結９９７の結果、事例９９８　、９
９９及び９００が挿入される。マクロ規則９９７は、ア
クセス形／１５ｔｈ−ｉｎ及び６ｔｈ−ｔｎを使用する
ことにより、”１ｎｓ−Ｌａｎｃｅ“９９４の入力″ｅ
　＜６＞　　”及び“ｅく５〉　”を選択する。データ
入力ａ、ｂ、ｃ及びｄと、出力Ｘとに関するビットレベ
ル信号の連結は、ビット位置を識別するために括弧＜ｎ
＞を使用することにより実行される。 （２）好ましい実施例の作用 本発明は、ビットレベルでの単純な事例の発生のみなら
ず、マクロ規則と呼ばれる規則のサブセットを選択的に
制御するためのビット重みの試験及び異なるビット位置
の間の特殊な場合の連結の成立をも可能にする規則帰結
形態を提供する。本発明によれば、試験可能走査ラッチ
システム、比較器、インクリメンタ、デクリメンタ及び
シフトレジスタ等の論理の発生を含めて、様々な新しい
種類の合成を実行することができる。 “５ｙｎｔｈｅｓｉｚｅ’　指令のフォーマットは米国
特許出願ｒＲｕｌｅ　５ｔｒｕｃｔｕｒｅ　Ｉｎ　ａ　
Ｐｒｏｃｅｄｕｒｅ　ｆｏｒＳｙｎｔｈｅｓｉｓ　ｏｆ
　Ｌｏｇｉｃ　Ｃ１ｒｃｕｉｔ　ＤｅｓｉｇｎｓＪに記
載されている。規則が現在モデル事例に適用されるとき
、この場合の規則の帰結は次のステートメントを含む： Ｃ５ｙｎｔｈｅｓ４ｚｅ　　ｆｒｏｍ　　　＜ｒａｓｂ
−ａｃｃｅｓｓ＞　　ｔｏ　　（ｌｓｂ−ａｃｃｅｓｓ
＞＜ｍａｃｒｏｒｕｌｅｓ）　） 規則実行の時点で、（ｌｓｂ−ａｃｃｅｓｓ＞及び＜１
ｓｂ−ａｃｃｅｓｓ　＞は評価時に数を返答する。それ
らは、それぞれ、現在事例と関連する選択的に選択され
た信号／ポートの最上位ビットと、最下位ビットである
。演算（ＭＳＢ　ｍ１ｎｕｓ　ＬＳＢ　ｐｌｕｓ　１）
は、合成制御ループにおいて起こるべき反復の回数を発
生ずる。項“ｍｓｂ’及び“Ｉ　ｓ　ｂ’　は、制御ル
ープの通用継続中は一定のままである局所変数である。 現在ビン）Ｉｎ＋　はループ制御変数として作用し、０
の初期値を割当てられ、反復のたびに増分されていく。 反復ごとに、マクロ規則の集合体の全てはそれらの個々
の前件がｔｒｕｅ″の判定を返答するか否かを知るため
に試験される。現在モデル事例に対してデータベースを
アクセスするのに加え、マクロ規則はＭＳＢ　、　ＬＳ
Ｂ及び現在ビットの値をアクセスしても良く、また、そ
れらの数の相互関係を比較することができる。たとえば
、マクロ規則は現在ビットがＭＳＢから１を減じたもの
と等しいか否かを検査することができ、等しいならば、
特別のビットレベル機能性をデータベースに挿入するこ
とができる。゛ρａｒｅｎｔ’規則の範囲内にあるどの
マクロ規則も適用に適している。最良のマクロ規則を選
択するための関連属性は存在しない。 そうではなく、真の判定を伴なう全てのマクロ規則が適
用される。 マクロ規則は、ビット添字と呼ばれるビット位置識別子
を含む信号名を伴なうビットレベル事例を挿入すること
ができる。添字はあらゆる合成システムの基準として括
弧に入れて示される。再び、挿入式は、ビット有意信号
名の発生のためにｍｓｂ’　。 “ｌｓｂ’及び“ｎ゛　と、それらの数値オフセットと
を引用することができる。１ｓｔ−ｏｕｔｐｕｔ　＜　
ｎ　＞等の現在事例のポート事例の引用は、根毛（括弧
のないオプション）が現在モデル事例の第１の出力の根
毛と等しい信号が発生されることを示唆し、それに、現
在ビットのビット添字に第１の出力最下位ビットを加え
たものが付属する。このような融通性によって、マルチ
ビット事例のビットの範囲を自在に名前づけできると共
に、非常に大きなマルチビット信号のビットフィールド
に連結される事例の合成が容易になる。 数値定数を表わす信号名は値テーブルの中に維持される
。弐挿入のための信号アクセスの時点で、信号名の値は
値テーブルから検索される。信号が定数である場合、数
が戻される。“ｍｓｂ”　、　’ｌｓｂ’又はｎ″に対
するビット位置を示すビー／　トアクセスは、定数の正
しいビット位置を判定するために評価される。数の中の
ビット位置の２進値は論理的にハイのｔｉｅ−ｈｉ”　
（１の場合）と、論理的にローの“ｔｉｅ−ｈビ　（０
の場合）のいずれを修正すべきかを判定する。 制御ループ及びビットレベルモデル事例の挿入の完了後
、’５ｙｎｔｈｅｓｉｚｅ″前件形態の後に、通常は、
データベースから現在モデル事例を除去するために、ス
テートメント（ｒｅｓ＋ｏｖｅ　”１ｎｓｔａｎｃｅ’
″）が続く。このように、高しにル表示からさらに複合
的な２進レベル表示への論理設計の変換はこれで完了す
る。 以上の説明は好ましい実施例を図示説明するためのもの
であり、本発明の範囲を限定しようとするのではない。 本発明の範囲は特許請求の範囲によってのみ限定される
。以上の説明から、当業者には、本発明の趣旨に包含さ
れると考えられる多数の変形が明白となるであろう。 ４、図面の簡単な説明 第１図は、従来の技術に従って回路設計を合成する手順
を示す流れ図、 第２図は、本発明を採用すべき回路設計を合成する手順
を示す流れ図、 第３図は、論理設計規則及び論理合成規則のデータ構造
のアーキテクチャの全体図、 第４図は、本発明による規則ファイルの構造を示す図、 第５図は、本発明による規則ファイルの前件部分の形態
を示す図、 第６図は、本発明による規則ファイルの帰結部分の形態
を示す図、 第７図は、本発明によるマルチビットモデル事例の複製
を示す図、 第８図は、本発明による２つの規則の別個のマルチビッ
ト事例に対する作用を示す図、第９図は、’ＥＱＬ”演
算子の合成を示す図、及び 第１Ｏ図は、マルチビットポートが等しくないビット範
囲を有する場合の事例の合成を示す図である。 以下余白 図面の浄書（内容に変更なし） 第１図 第２図 第４図 へっ 公 第１０図 手続補正書（方式） 昭和６２年１２月２２　日 特許庁長官　小　川　邦　夫　殿 １、事件の表示 昭和６２年特許願第２２６７２７号 ２、発明の名称 回路設計の合成手順およびデータベース合成用のルール
シンタックス ３、補正をする者 事件との関係　　　特許出願人 名称　ディジタル　イクウィソブメントコーポレイショ
ン ４、代理人 住所　〒１０５東京都港区虎ノ門−丁目８番ｌＯ号静光
虎ノ門ビル　電話５０４−０７２１５、　補正命令の日
付 昭和６２年１１月２４日（発送日） ６、補正の対象 （１）　　願書の「出願人の代表者」の欄（２）委任状 （３）図　面 ７、補正の内容 （１１（２１別紙の通り （３）　　　図面の浄書（内容に変更なし）８、添附書
類の目録 ｍ訂正願書　　　　１通 （２）委任状及び訳文　　　　　　　　各１通（３）浄
書図面　　　　１通

Claims (1)

1. 【特許請求の範囲】 １、回路設計を合成する手順において、 マルチビットポートの最下位ビットから最上位ビットに
   至るビット信号の範囲の全体にわたり制御ループを形成
   する過程と； 各ビットレベル事例を合成するために少なくとも１つの
   マクロ規則を実行する過程と； から成る少なくとも１つのマルチビットポートを有する
   高レベル事例からビットレベル事例を形成する方法。 ２、該ビットレベル合成の範囲を指示するためにキーワ
   ードを提供する過程をさらに含む特許請求の範囲第１項
   記載のビットレベル事例を形成する方法。 ３、親規則の該ビット範囲の中でのみ該マクロ規則を規
   定する過程をさらに含む特許請求の範囲第２項記載のビ
   ットレベル事例を形成する方法。 ４、該最上位ビット及び該最下位ビットに関して制御ル
   ープ変数の現在値の変位を試験することができるマクロ
   規則を提供する過程をさらに含む特許請求の範囲第２項
   記載のビットレベル事例を形成する方法。 ５、内部で発生される信号を指定するために少なくとも
   １つの文字を予約する過程をさらに含む特許請求の範囲
   第２項記載のビットレベル事例を形成する方法。 ６、回路設計合成手順において、所定の条件が真である
   とき、それを判定する前件部分と；データベース対象物
   を複数のビットレベルデータベース対象物との置換えを
   実行し、合成を制御する少なくとも１つの規則を含む帰
   結部分とを具備するデータベース対象物を合成するため
   の規則構文。 ７、規則の該帰結部分は、該ビットレベルデータベース
   対象物の範囲を指定するフィールドをさらに含む特許請
   求の範囲第６項記載のデータベース対象物を合成するた
   めの規則構文。