JPS63155268A - 論理回路の合成におけるタイミング遅延に関する情報を組み込む方法およびタイミングデータ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般に論理回路の自動化合成法に係り、特に論
理回路におけるタイミング遅延、即ち合成された回路の
特性にインパクトを与え得る遅延に関し、論理回路の合
成に判定基準を取込む方法に関する。

〔従来技術、および発明が解決しようとする問題点〕

最近の論理回路および特にデータ処理システムを動作さ
せるように設計された周波数において、従来は無視し得
へきものであった回路の種々の性質の重要性が重要なも
のとなってきた。このような特性の一つは論理回路の部
品に関して見出されるタイミングのある遅延である。回
路動作における本質的な要素は、データ処理システムに
おける予め定められた位置において複数の信号が同時に
存在し得ることである。信号は典型的に回路構成部品を
通過して導電性リードに沿って一定の距離だけ進むから
、信号に関する所望の同時性は存在し得ないものである
。

次に第１図を参照すれば、従来技術による論理回路の設
計合成方法が示されている。部品の定義のライブラリ　
（登録集）からのモデル定義のデータ構造が段階１１の
合成データベースに関連するデータ構造に入れられる。

段階１２においては連結性情報を含む回路設計の事例に
関する情報がデータベースに入れられる。回路設計の事
例は一般に合成データベースに入れられた場合には性能
的なもしくは機能的な形式である。合成方法は回路設計
の事例を段階１３のモデル事例に関係づけている０段階
１４においては、合成方法用の一組の規約がモデル事例
の各々に適用され、モデル事例を変更して、寸法、通路
の遅延、電力などのような成るパラメータを最大にする
ように接続している。段階１５においては結果の回路設
計は回路の自動化製造を制御し得るフォーマットに設置
される。

上記の方法は特に時間差のあるパラメータに関してフレ
キシビリティの欠如を損失として受けるものである。典
型的には、モデル事例または構成部品はモデル定義の登
録集に唯一の定義を見出すことになる。夫々のモデル定
義に関連するのは結果としての合成回路に存在するよう
な時間差のある（タイミング）遅延である。原モデル事
例を置換えるために複数の万能なモデル事例が利用可能
である場合でさえ、自動的な合成方法は、典型的には、
時間差のある遅延による構成部品を選択する能力を有す
るものではない。実際問題として、タイミング問題が存
在することを有利に決定するための可能性は存在しない
。更に時間差のある遅延が最も緊急な課題を与えている
クリティカルバスは自動的には確認され得ないものであ
る。

それ故に、時間差のある判断基準を自動的に組み込むこ
とが可能な合成方法および該合成方法により有利に使用
される時間差のある判断基準とを必要とするようになっ
てきている。

本発明の目的とする所は、論理回路を自動的に設計する
ための改良された方法を提供することにある。

本発明の特徴は、論理回路の自動的な設計においてタイ
ミングパラメータをメモリに組み込むことである。

本発明のもう一つの特徴は、論理回路の自動合成法にお
いて使用され得る論理回路内に存在するもののタイミン
グ遅延に基づく判断基準を提供することである。

本発明の更にもう一つの特徴は、回路設計の構成部品の
端子に多数のタイミング情報を付与することである。

本発明の別のもう一つの特徴は、回路バスの解析をいか
なる方向にも許容する設計合成方法においてタイミング
パラメータを提供することである。

本発明の別のもう一つの特、＠、は、周知のタイミング
関係を有するラッチ部品の群の間でタイミング情報を計
算することにより、設計合成方法においてタイミングパ
ラメータを提供することにある。

〔問題点を解決するための手段、および作用〕本発明に
おいては、基本的な形態として、論理回路の合成におけ
るタイミング遅延に関する情報をメモリに組込むための
方法であって、該方法は、それぞれの選択された位置に
対して、モデル事例に帰因する正方向タイミング遅延お
よび少くとも１個の入力端と該選択された位置のおのお
のとの間の媒体遅延とを決定する段階；合成されるべき
前記論理回路のそれぞれの出力端に対してバジェットタ
イミング遅延を割当てる段階；該選択された位置のおの
おのに対して、導出されたバジェットタイミング遅延定
数を決定する段階であって、該導出されたバジェットタ
イミング遅延定数は前記出力端のバジェットタイミング
遅延から、モデル事例および前記出力端と前記選択され
た位置の間の媒体遅延とを差引くことにより決定される
もの；および前記逆方向タイミング遅延から前記正方向
タイミング遅延を差引くことによりそれぞれの位置に対
するタイミングデットを得る段階であって、該タイミン
グデットは前記選択された位置のそれぞれにおける回路
設計についての適合性測度を与えるもの、を具備する論
理回路を合成する方法、が提供される。

本発明によれば、選択された位置に関してモデル事例か
ら結論される前方向タイミング遅延と、入力端子および
選択された位置の間の媒体とを決定することにより、上
記および他の特徴が得られる。同様に導出されたバジェ
ットもしくは逆方向タイミング遅延定数は、モデル事例
と選択された位置と出力端子間の媒体とに帰因するタイ
ミング遅延を、出力端子における所望のもしくは詳しく
予定を立てた遅延とから減算することによって決定され
る。各選択された位置において導出されたバジェット・
タイミング遅延定数は、前方向のタイミング遅延から差
引かれて、タイミング遅延量に関するタイミングデット
（ｄｅｂｔ）の判断基準を与える。多数の指定された回
路バス用のタイミングデータは部品端子に関連して格納
され得る。論理回路の合成の最中に、タイミングデット
は合成された回路設計における組み込み用の択一的モデ
ル事例から、新規なモデル事例を選択するように使用可
能である。都合よく計算するために回路バスが数多くな
ると、入力端子、出力端子およびクロック付ラッチ部品
に関するタイミングデータは部品端末に格納されたデー
タ量を減少するように使用され得る。

〔実施例〕

ｔｉ）まず、図面についての記述が以下に記述される。

第１図は従来技術に関するものとして、前述において既
に記述されている。

次に第２図には、本発明による合成の処理手順が示され
ている。段階２１において、部品データのようなデータ
のライブラリからの抽象的な部品データは合成の処理手
順のモデル定義の中に入れられる。段階２２において、
ライブラリからのターゲット技術に関する構成部品デー
タは、合成の処理手順のモデル定義のデータ構造に組み
入れられる。抽象的部品に関して説明された関係のある
モデル事例に対する回路設計データは段階２３において
合成の処理手順に組み入れられる。段階２４において、
合成の処理手順により２組のポインタが得られる。第１
の組のポインタは合成処理手順をして設計回路を介し′
て任意のバスを経て進むこと許容するものである。第２
の組のポインタは規約を関連するデータベース構造に結
合させるものである。段階２５において、関連する規約
は各事例に対して試験され、試験が「真実の」結果を与
える場合には規約の帰結は実施されることになる。

好適な実施例において、それぞれの規約は先行する部分
と帰結部とを有している。先行部分はテストアルゴリズ
ムを含んでおり、帰結部分は試験の結果を実施するのに
必要な情報を与えている。規約は逐次的に事例に適用さ
れるから、また好適な実施例において試験実施手順はそ
の事例に適用された試験の結果として変更された近隣の
事例を含むことができるから、プロセスは回路設計が安
定化するまで繰返される。段階２７において、回路設計
の最後のバージョンは自動化回路製造システムに使用さ
れるのに適したフォーマットに設けられる。

次に第３図を参照すれば、設計された回路を合成するの
に用いられる判定基準を確立するための技術が示されて
いる。モデル事例３５０−３５４のグループのグループ
が回路を合成するためのベースとして使用されている。

それぞれのモデル事例に関連しているのは、少くとも１
個の入力端子と少くとも１個の出力端子とである。例え
ばモデル事例３５０は入力端部３１２と３１３、および
出力端子３１４とを有している。その上、夫々のモデル
事例に関連するプログラムのファイルはその要素の遅延
に関するデータを内部に貯蔵し、この情報は第３図に表
示されている。第３図を参照すれば、モデル事例３５０
に関連したデータファイルは入力端子３１２と出力端子
３１４間に１０００ユニツトの遅延を有するとともに、
之に対してモデル事例３５０ば入力端子３１３と出力端
子３１４間に１５００ユニツトの遅延を有している。更
に、各端部間の遅延に重要な場合にはまた適切なファイ
ルに貯蔵され、第３図に端子間の数により図示されてい
る。−例として、モデル事例３５０に関する入力端子３
１０と入力端子３１２間の時間遅延は５００ユニツトで
ある。第３図において夫々の端子は３個の群を関連させ
ており、その解釈は第３（Ｂ）図に図示されている。第
１の数は入力端子からの全時間遅延である。図示によれ
ば入力端子３１０から始まり、媒体の遅延は５００ユニ
ツトである。それ故に、端子３１４と関連する数のグル
ープにおける第１の数は５００である。信号は次に入力
端子３１２と出力端子３１４間のモデル事例３５０によ
る１　、　０００ユニツトだけ遅延される。それ故に、
端子３１０と端子３１４間のバスに関係する第１の数は
１　、５００、即ち、５００ユニツトと１　、０００ユ
ニツトとの和である。同様に、事例　３５０の、入力端
子３１１から出力端子３１４までのバスにおける正方向
時間遅延は２．１００ユニツトによって与えられる、即
ち端子３１１　と端子３１３間の媒体遅延の６００ユニ
ツトに、端子３１３と端子３１４間のモデル事例の遅延
の１，５００ユニツトをプラスしたものである。端子３
１４を超えて継続する複数バスに対しては、即ち端子３
１４から端子３１５までのバスおよび端子３１４から端
子３２０までのバスに対して、首尾−貫した結果を与え
るように最長の遅延が選定される。

第３（８）図における夫々の端子に関連する第２の数は
導出されたバジェットタイミング（ｂｕｄｇｅｔｔｉｍ
ｉｎｇ　ｄｅｌａｙ　ｃｏｎｓｔａｎｔ）である。この
逆の時間遅延は次のようにして決定される。出力端３２
５において、時間バジェット（ｔｉｍｅ　ｂｕｄｇｅｔ
）はそれと関連している。この時間バジェットは回路設
計により、許容された、もしくは予め確立された時間遅
延である。実施例によれば、第３（＾）図に図示された
回路用の時間遅延バジェットは９０００ユニツトである
。出力端に関する遅延時間の要求から開始して、モデル
事例に関連する時間遅延およびその間に介在するバスの
媒体遅延とは、時間遅延バジェットもしくは要求から差
し引かれて導出されたバジェットタイミング遅延定数ま
たは各端子に関連した（第３（８）図の）第２の数を与
えるものである。

出力端３２５における別の図により第２の数または時間
遅延は９０００ユニツトであり、これは即ちバジェット
もしくは所望の時間遅延である。

モデル事例３５４の出力端である端子３２４においては
、導出されたバジェットタイミング遅延定数は８．４０
０ユニツトであり、すなわち出力端の９．０００ユニツ
トと６００ユニツトの媒体時間遅延との間の差を表わす
ものである。同様にモデル事例３５４の端子３２３にお
ける導出されたバジェット遅延定数は４，９００ユニツ
トであり、これは端子３２４における８、４００ユニツ
トの導出タイミング遅延定数とこの信号バスに関するモ
デル事例３５４の３５００ユニツトの遅延との間の差で
ある。

第３図（８）に示されるように、各端子と関連して、第
３の量がタイミングデット（ｔｉｍｉｎｇ　ｄｅｂｔ）
として存在する。この量は実際の遅延対所望の遅延を指
示するもので、前方向時間遅延を導出しバジェットタイ
ミング遅延定数から差引くことにより決定される。例え
ば、モデル事例３５２の出力におけるタイミングデット
は２００ユニツト、即ち４，６００ユニットマイナス４
，４００ユニツトである。−万端子３１４におけるタイ
ミングデットは１　、５００ユニツト・マイナス・１　
、７００ユニツトすなわちマイナス２００ユニツトであ
る。マイナス量が示すのは、バスのその位置において、
信号はタイミングデットを払う場合に信号の遅延にイン
パクトを与えない量だけ遅延されているということであ
る。モデル事例３５３を参照すれば、入力端子は回路の
タイミング遅延に関連しない信号を含むものである。こ
の信号は一般にはｄｏｎ’ｔ　ｃａｒｅ　’信号と呼ば
れ、プログラムから無視される。

次に第４図を参照すれば、クロック信号により起動され
るラッチ要素を含む回路の一部分に対する一般化された
ブロック図が示される。クロック信号ＴＡにより起動さ
れる１組のラッチ４１と４３からの２信号は、ラッチ４
７と４９とが第２のクロック信号ＴＢにおいて起動され
るならば、ラッチ４７と４９により受信されねばならな
い。典型的にはクロック信号ＴＢはクロック信号ＴＡに
比較した場合の予め設定された遅延を有することになる
、即ちＴＢ＝ＴＡ＋Ｎである。信号は部分４５として図
示された回路網を通って合成されねばならない。クロッ
ク信号ＴＢとクロック信号ＴＡの間の差Ｎは、第３（＾
）図に関しての議論におけるタイミングデットと同じ機
能を与えることができる。

したがって、前方向時間遅延は、それぞれラッチ要素４
１と４２の出力端子４２と４４から、それぞれラッチ要
素４７と４９の入力端子４６と４８まで計算され得る。

それから、Ｎ＝ＴＢ−ＴＡは、ＴＢクロック信号により
起動されるラッチの端子４６と４８におけるバジエソト
時間遅延と、回路網部分４５におけるモデル事例と関連
する導出されたバジェットタイミング遅延定数の間の差
であるから、フィギュア・オブ・メリット（性能係数）
として使用し得る。回路網の導出されたバジェットタイ
ミング遅延定数と同様に、回路網４５の前方向タイミン
グ遅延を導出したので、タイミングデットは各モデル事
例に関して決定され得るし、タイミングデットは合成処
理手順の活動のコースを決定する場合に使用され得る。

回路網４５の回路事例はタイミングデータを入力端子４
０１　と出力端子４１０と４１１に関連させることがで
きる。

第５図を参照すれば、タイミングデットを得るためおよ
び回路合成におけるタイミングデットを利用するための
処理手順が述べられている。段階５１において、前方向
タイミング遅延は、モデル事例の個々のタイミング遅延
と、入力端子または同期入力端子と一定の位置の間の媒
体タイミング遅延を一緒に加算することにより、回路内
の一定の位置に対して計算される。複数の値がタイミン
グ遅延に関して利用し得る場合には、最悪のタイミング
遅延は前方向タイミング遅延として与えられた位置と関
連する。段階５２において、導出されたハシエツト・タ
イミング遅延定数は単数又は複数の出力端子に関連する
所望のまたはハシエツトタイミング遅延とをとり、モデ
ル事例のタイミング遅延と与えられた位置と出力端子間
の媒体を、ハシエツト・タイミング遅延から差引くこと
により計算される。再び、複数の値が利用し得る場合に
、動作特性を展望することにより、最悪の可能な値が選
定される。段階５３において、それぞれの与えられた位
置に対するタイミングデットは、前方向タイミング遅延
を導出ハシエツト・タイミング遅延定数から差引くこと
により決定される。

段階５４において、回路が合成され、合成に帰因するモ
デル事例が、最少の一つの判断基準としてそれぞれの一
定の位置におけるタイミングデット上に合成効果を有す
る。合成の終了時には、タイミングデットに再び計算さ
れ、合成が繰返される。

このプロセスは、回路設計における変更が合成の処理手
順に帰因しなくなるまで繰返される。出力端子における
タイミング遅延は、ハシエツト・タイミング遅延と比較
され得て、結果の回路が受理できるかどうかを決定する
。

次に第６図を参照すれば、回路設計におけるボート事例
に関連し得るタイミング・パラメータが図示される。範
例は、２つのシステムのクロンク信号ＴＡとＴＢを有す
るラッチ型システムを含む。

ボート事例は構成部品（すなわち回路設計の事例）の入
力または出力と関連づけられる。貯蔵されたパラメータ
はＴＡラッチからのバスに関する前方向タイミング遅延
、ＴＢラッチに関する逆方向バス方向に沿っての信号の
到達に関する導出ハシエツト・タイミング遅延定数、Ｔ
Ｂラッチから発生する信号に関する前方向タイミング遅
延、ＴＡラッチに到達する信号に関する導出ハシエツト
・タイミング遅延定数、入力端子に関する前方向タイミ
ング遅延および出力端子に関する導出ハシエツト・タイ
ミング遅延定数とを含んでいる。タイミングデットは、
導出ハシエツト・タイミング遅延定数を前方向タイミン
グ遅延から差引いた結果のうち最悪の場合である。

（２）次に、好適な実施例の動作について以下に記述さ
れる。

論理回路の合成において、本発明を最も有利に利用し得
る処理手順は典型的に複数の回路設計の判断基準を検査
して、もしあればいずれかの可能な合成用部品が原部品
を置換すべきかを決定し得る。好適な処理手順において
複数の部品は合成用部品として受入れ可能であり、もし
あるとすればどの合成用部品を回路における現在の部品
と置換すべきかを優先処理手順が決定するように強制さ
れる。この形式の合成処理手順において、それぞれの位
置におけるタイミングデットは取替合成用部品の選択用
の唯一の判断基準のように、付加的な優先因子として組
込まれることができる。特に、入力端子から出力端子ま
での全遅延がハシエツト・タイミング遅延より大である
場合は、回路合成用優先は、モデル事例または合成に帰
因するモデル事例の組合せに対して、このような新しい
合成モデル事例で原モデル事例を取替えた場合に、タイ
ミング・ハシエツトが減少されることが強制され得る。

タイミングデットパラメータはまた大部分の許容不可能
な遅延がどこで見出されるかを確認するための有利な量
を与える。

再び第３図（＾）を参照すると、上記詳細に論じられた
この単純な例は、それぞれのボート事例に関連するデー
タファイルが第３図４８１に比較して増加した情報を含
み得る場合に一般化可能となり得る。

好適な実施例において、合成の処理手順は複数の入力端
子に関し特定の出力端子における前方向遅延の知識を必
要とすべきである。同様に、複数の出力端子に関するそ
れぞれの入力端子における導出バジェット・タイミング
遅延定数についてもこの知識は必要とされる。更に、導
出バジェット・タイミング遅延と前方向タイミング遅延
とは中間ボート事例に対しても要求されるべきである。

それ故に、一実施例によれば、ボート事例は、それぞれ
が設計回路における相異なるバスに関連している、複数
の前方向および逆方向タイミング遅延をもつことができ
る。それぞれのボート事例に対して複数の遅延が貯蔵さ
れるのみならず、またバス指定もそれぞれのバス遅延と
関連せねばならない。一つのタイミングデットがそれぞ
れの選択された位置に対して貯蔵され、しかしながら、
それぞれのバスに対して１つだけ、第３（Ｂ）図に示し
た多様なデータ群が選択された位置に対して関連される
べきである。

合成されるべき回路が大きくなった場合に、本明細書で
説明した処理手順は、多数の可能なバスが増加するにつ
れて行われるように漸次長くなる。

合成されるべき回路がクロック信号により起動されるラ
ッチを有するならば、そのクロック信号により駆動され
るラッチ要素から別のクロック信号駆動ラッチ要素まで
解析が実施され得るし、そのクロック信号間のタイミン
グ遅延は、遅延された信号を受信するラッチに対するバ
ジェット・タイミング遅延のように用いることができる
。上記の技術を使用して、タイミングデットは各位置に
関して決定され得るし、それからタイミングデットは、
論理回路における合成が制御される判断基準の一つとし
て使用され得る。入力信号端子と出力信号端子に関する
タイミング情報はそれぞれのボート事例と関連され得る
。第４図に図示された状態のそれぞれのボート事例に関
連するパラメータは第６図に示されている。多重バス法
に対すると同様に最悪の可能なケースとして唯一のタイ
ミングデットはそれぞれのボート事例と関連している。

それぞれの可能なボート事例は、それ故に、タイミング
遅延パラメータがボート事例と交錯する多様のバスに関
連している状態と比較して、それと関連するタイミング
パラメータの数を減少させている。このようにして非常
に拡大した回路設計はタイミング遅延に関して解析可能
である。

合成プログラムにおいて、モデル事例のタイミング遅延
（ゲート）を操作する能力は、モデル事例の数が１，０
００に近接すると非常に遅くなることが発見されている
。この問題点を緩和するために第４図に図示された技術
が使用可能である。

当該技術者にとって明瞭と思われることは、信号の流れ
の方向に関して前方向または逆方向における回路バスの
追従を許容しかつ適切なく端子および部品ボートの）位
置に関連するポテンシャル的に大きなデータ構造を貯蔵
し得る能力を有する。

合成システムに対して本発明が最も有利に動作し得るこ
とである。このような合成システムは関連出版物部分を
参照、特に「論理回路の設計に関する合成と変換に関す
る処理手順とデータ構造」なる題名の出願に付託された
出願に説明されている。

逆方向の信号バスに追従するためのプロセスの存在によ
り、複雑な処理手順なしに逆方向の時間遅延の計算を許
容することができる。

上記の説明は好適な実施例の動作を図示するために含ま
れるもので、本発明の特許請求の範囲を制限するもので
はない。本発明の特許請求の範囲は、以下のクレームに
よってのみ制限されるべきである。上述の説明から当該
技術者にとって、本発明の精神と範囲により′包含され
ないように思われる多くの変形例が明瞭になるであろう
。

【図面の簡単な説明】

第１図は、従来技術に従って回路設計を合成する方法を
示す流れ図； 第２図は本発明による方法を利用することができる論理
回路設計を合成するための方法を示す流れ図； 第３図（＾）は本発明方法におけるパラメータの計算方
法を説明する一般化されたブロック線図：第３図（８）
は合成される回路の選択された位置に関連する量の規定
を示す図； 第４図は本発明による方法のクロック信号により起動さ
れるラッチ回路要素を含む回路への適用を示す図； 第５図は該回路における選択された位置に関連するパラ
メータの計算および該パラメータの適用を説明する流れ
図；および 第６図は本発明に係る回路設計のボート事例に関連する
可能なタイミングパラメータを示す図である。

Claims (1)

1. 【特許請求の範囲】 １、論理回路の合成におけるタイミング遅延に関する情
   報をメモリに組込むための方法であって、該方法は、そ
   れぞれの選択された位置に対して、モデル事例に帰因す
   る正方向タイミング遅延および少くとも１個の入力端と
   該選択された位置のおのおのとの間の媒体遅延とを決定
   する段階；合成されるべき前記論理回路のそれぞれの出
   力端に対してバジェットタイミング遅延を割当てる段階
   ； 該選択された位置のおのおのに対して、導出されたバジ
   ェットタイミング遅延定数を決定する段階であって、該
   導出されたバジェットタイミング遅延定数は前記出力端
   のバジェットタイミング遅延から、モデル事例および前
   記出力端と前記選択された位置の間の媒体遅延とを差引
   くことにより決定されるもの；および 前記逆方向タイミング遅延から前記正方向タイミング遅
   延を差引くことによりそれぞれの位置に対するタイミン
   グデットを得る段階であって、該タイミングデットは前
   記選択された位置のそれぞれにおける回路設計について
   の適合性測度を与えるもの、 を具備する論理回路を合成する方法。 ２、一つの選択された位置がそれに関連する複数の正方
   向または逆方向タイミング遅延を有する場合に最悪のケ
   ースを選択する段階を更に具備する、特許請求の範囲第
   １項記載の論理回路を合成する方法。 ３、前記タイミングデットがモデル事例の出力端と関連
   しており、前記合成用処理方法は現在通用するモデル事
   例を前記位置のタイミングデットに基づく新規なモデル
   事例で何時置換するかを決定するようになっている、特
   許請求の範囲第２項記載の論理回路を合成する方法。 ４、複数のタイミングデータ群を、それぞれの選択され
   た位置に連結させる段階であって、該タイミングデータ
   群の各々は信号バスにより確認されるものを更に具備す
   る、特許請求の範囲第２項記載の、論理回路を合成する
   方法。 ５、複数のタイミングデータ群を、それぞれの選択され
   た位置に関連させる段階を更に具備し、該タイミングデ
   ータ群の該それぞれは入力端、出力端およびクロック付
   ラッチ部品の少くとも一つと関連する時間データを含む
   ものである、特許請求の範囲第２項記載の論理回路を合
   成する方法。 ６、回路部品間のポインタがバスに沿っての回路を通る
   通路を許容する回路設計を合成する処理手順において、
   複数の回路位置に関連するタイミングデータ構造が、 タイミングデット； 指定された複数の回路バスのそれぞれと関連する前方向
   タイミング遅延；および 前記指定された複数の回路バスのおのおのに関連する逆
   方向または導出されたバジェットタイミング遅延； とを具備し、 前記タイミングデットは前記回路位置のおのおのにおけ
   る各バスに関して、前方向タイミング遅延マイナス逆方
   向タイミング遅延に対し最大値をとる、複数の回路位置
   に関連するタイミングデータ構造。 ７、前記回路位置は前記回路の各端子と連結され得る、
   特許請求の範囲第６項記載のタイミングデータ構造。 ８、前記回路バスは、第１のクロック信号により起動さ
   れるクロック付ラッチ部品（の一つ）、入力端、出力端
   の一つ、および第２のクロック信号により起動される第
   ２のクロック付ラッチ部品の間に存在し得る、特許請求
   の範囲第７項記載のタイミングデータ構造。 ９、前記合成の処理手順により横断される回路バスが回
   路バスの方向に追従し得る、特許請求の範囲第６項記載
   のタイミングデータ構造。