JPS63155666A - ダブルゲ−ト静電誘導サイリスタ及びその製造方法 - Google Patents
ダブルゲ−ト静電誘導サイリスタ及びその製造方法Info
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- JPS63155666A JPS63155666A JP61304982A JP30498286A JPS63155666A JP S63155666 A JPS63155666 A JP S63155666A JP 61304982 A JP61304982 A JP 61304982A JP 30498286 A JP30498286 A JP 30498286A JP S63155666 A JPS63155666 A JP S63155666A
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- low impurity
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/211—Gated diodes
- H10D12/212—Gated diodes having PN junction gates, e.g. field controlled diodes
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
〔産業上の利用分野〕
本発明は、第１ゲートが埋め込みゲート構造で、第２ゲ
ートも埋め込みゲート構造を有するダブルゲート静電誘
導サイリスタ（ １） ｏｕｂｌｅＱａｔｅ ３ｔａ
Ｎｃ ｉｎｄｕｃｔｉｏｎ Ｔｈｙｒｉｓｔｏｒ。
ートも埋め込みゲート構造を有するダブルゲート静電誘
導サイリスタ（ １） ｏｕｂｌｅＱａｔｅ ３ｔａ
Ｎｃ ｉｎｄｕｃｔｉｏｎ Ｔｈｙｒｉｓｔｏｒ。
以下ＤＧＳＩＴｈｙ．と略称する）の製造方法に関する
。
。
本発明の製造工程を用いれば、比較的容易にＤＧＳＩＴ
ｈｙ、を実現することができる。本発明の製造工程によ
り実現されるＤＧＳＩＴｈｙ。
ｈｙ、を実現することができる。本発明の製造工程によ
り実現されるＤＧＳＩＴｈｙ。
は中・小電力を非常に高速、高効率で直交変換できる。
従来、ゲート・ターン・オフサイリスタ（Ｇａｔｅ
Ｔ ｕｒｎ ｏｆｆ Ｔ ｈｙｒｉｓｔｏｒ、以下
Ｇ −’ｒ Ｏと略称する）や静電誘導サイリスタ（３
ｔａｔｉｃ（ｎｄｕｃむｉｏｎ Ｔｈｙｒｉｓｔｏｒ
、以下５ｒＴｈｙ、と略称する）において、ターン・オ
フ速度を向上させるために、アノード・エミッタ短絡構
造や金拡散あるいは重金属拡散によるライフタイム制御
等が広く行われている。
Ｔ ｕｒｎ ｏｆｆ Ｔ ｈｙｒｉｓｔｏｒ、以下
Ｇ −’ｒ Ｏと略称する）や静電誘導サイリスタ（３
ｔａｔｉｃ（ｎｄｕｃむｉｏｎ Ｔｈｙｒｉｓｔｏｒ
、以下５ｒＴｈｙ、と略称する）において、ターン・オ
フ速度を向上させるために、アノード・エミッタ短絡構
造や金拡散あるいは重金属拡散によるライフタイム制御
等が広く行われている。
一方、上記の方法よりも更にスイッチング速度が速い上
にオン電圧も低くなるダブルゲート形Ｓ Ｉ Ｔｈｙ、
が本発明者によって既に提案され、特許第１１１５６５
６号（特公昭５７−４１００号）「静電誘導型サイリス
タ」及び特許第一 ７ − １０８９０７４号（特公昭５６−３２７９４号）［静電
誘導型サイリスタの製造方法」に開示されており、その
構造及び製造方法が提案されている。前記特許第１１１
５６５６号には、第１ゲート及び第２ゲートが平面ゲー
ト、第１ゲートが平面ゲートで第２ゲートが埋め込みゲ
ート、第１ゲート及び第２ゲートが埋め込みゲート、第
１ゲートが埋め込みゲートで第２ゲートが平面ゲートで
構成されるＤＧＳＩＴｈｙ、の構造が提案されている。
にオン電圧も低くなるダブルゲート形Ｓ Ｉ Ｔｈｙ、
が本発明者によって既に提案され、特許第１１１５６５
６号（特公昭５７−４１００号）「静電誘導型サイリス
タ」及び特許第一 ７ − １０８９０７４号（特公昭５６−３２７９４号）［静電
誘導型サイリスタの製造方法」に開示されており、その
構造及び製造方法が提案されている。前記特許第１１１
５６５６号には、第１ゲート及び第２ゲートが平面ゲー
ト、第１ゲートが平面ゲートで第２ゲートが埋め込みゲ
ート、第１ゲート及び第２ゲートが埋め込みゲート、第
１ゲートが埋め込みゲートで第２ゲートが平面ゲートで
構成されるＤＧＳＩＴｈｙ、の構造が提案されている。
又、特許第１１１５６５６号及び特許第１０８９０７４
号にその製造方法が提案されている。基板には高抵抗基
板を使用し、化学あるいは機械研磨して厚さ３０〜１０
０μｍ程度にする工程が含まれる。又、第１ゲート及び
第２ゲートから電極を取るために、基板両面からのエツ
チングや、非常に深いエツチング等が必要となる。また
、基板両面から制′ａ電極を取り出す構造の１）ＧＳＩ
Ｔｈｙ、の製造工程では、基板両面からのマスク工程が
必要となる。
号にその製造方法が提案されている。基板には高抵抗基
板を使用し、化学あるいは機械研磨して厚さ３０〜１０
０μｍ程度にする工程が含まれる。又、第１ゲート及び
第２ゲートから電極を取るために、基板両面からのエツ
チングや、非常に深いエツチング等が必要となる。また
、基板両面から制′ａ電極を取り出す構造の１）ＧＳＩ
Ｔｈｙ、の製造工程では、基板両面からのマスク工程が
必要となる。
一方、上述の如き製造法の難点を解決する簡単化された
製造方法となる構造として第１ゲートを平面ゲート、第
２ゲートを埋め込みゲート構造にて構成する。ＧｓＩＴ
ｈｙ、の製造方法も本発明者らにより提案、実施され特
願昭６０−２５７２８５号「ダブルゲート静電誘導サイ
リスタの製造方法」に開示されている。この構造のＤＧ
Ｓ ＩＴｈｙ、の場合第１ゲートが平面構造であるため
カソードとの間の耐圧が低いという問題点があった。
製造方法となる構造として第１ゲートを平面ゲート、第
２ゲートを埋め込みゲート構造にて構成する。ＧｓＩＴ
ｈｙ、の製造方法も本発明者らにより提案、実施され特
願昭６０−２５７２８５号「ダブルゲート静電誘導サイ
リスタの製造方法」に開示されている。この構造のＤＧ
Ｓ ＩＴｈｙ、の場合第１ゲートが平面構造であるため
カソードとの間の耐圧が低いという問題点があった。
ＤＧＳ ｒ Ｔｈｙ、 ハ、４端子素子であるので、そ
の構造及び製造方法が複雑になる。前記特許第１１１５
６５６号及び特許第１０８９０７４号に示されている製
造方法は、いずれも高抵抗基板を使用していて、化学あ
るいは機械研磨して厚さ３０〜１００μｍ程度にする工
程が含まれるため、大口径ウェハを使用する場合取り扱
いが非常に難しい。又、第１ゲート及び第２ゲートから
電極を取るために半導体基板両面からのシリコンエツチ
ング又は、比較的浅いシリコンエツチングと比較的深い
シリコンエツチング又は半導体基板を数１０μｍ残して
の深いシリコンエツチング等のエツチング工程を行なわ
なければならない。更に、半導体基板の両面から制御電
極を取る構造では両面からのマスク工程を施さなければ
ならないため、ウェハの取り扱いや製造工程上パッケー
ジ等に難点がある。
の構造及び製造方法が複雑になる。前記特許第１１１５
６５６号及び特許第１０８９０７４号に示されている製
造方法は、いずれも高抵抗基板を使用していて、化学あ
るいは機械研磨して厚さ３０〜１００μｍ程度にする工
程が含まれるため、大口径ウェハを使用する場合取り扱
いが非常に難しい。又、第１ゲート及び第２ゲートから
電極を取るために半導体基板両面からのシリコンエツチ
ング又は、比較的浅いシリコンエツチングと比較的深い
シリコンエツチング又は半導体基板を数１０μｍ残して
の深いシリコンエツチング等のエツチング工程を行なわ
なければならない。更に、半導体基板の両面から制御電
極を取る構造では両面からのマスク工程を施さなければ
ならないため、ウェハの取り扱いや製造工程上パッケー
ジ等に難点がある。
本発明は、第１ゲートが埋め込みゲート構造で、第２ゲ
ートも埋め込みゲート構造で構成され、それぞれ第１ゲ
ート、第２ゲートの周囲にガードリング構造を導入し両
ゲート電極が、半導体基板の一方の面から取り出せる構
造のガードリング付ＤＧＳＩＴｈｙ、の構造とその製造
方法を提供するもので、これまでに本構造のガードリン
グ付ＤＧＳＩＴｈｙ、の構造とその製造方法に関する提
案はない。本製造工程はｐ＋基板を使用しマスク工程は
全て一方の面から施し、３度のエピタキシャル成長を行
ない、アノード−第２ゲート間、第２ゲート−第１ゲー
ト間、第１グートーカソード間の領域を形成し、２つの
制御電極を取り出すために２回のシリコンエツチング工
程を必要とする。このため、前述した製造上の困難が解
決され、比較的容易にＤＧＳＩＴｈｙ、が製作できる。
ートも埋め込みゲート構造で構成され、それぞれ第１ゲ
ート、第２ゲートの周囲にガードリング構造を導入し両
ゲート電極が、半導体基板の一方の面から取り出せる構
造のガードリング付ＤＧＳＩＴｈｙ、の構造とその製造
方法を提供するもので、これまでに本構造のガードリン
グ付ＤＧＳＩＴｈｙ、の構造とその製造方法に関する提
案はない。本製造工程はｐ＋基板を使用しマスク工程は
全て一方の面から施し、３度のエピタキシャル成長を行
ない、アノード−第２ゲート間、第２ゲート−第１ゲー
ト間、第１グートーカソード間の領域を形成し、２つの
制御電極を取り出すために２回のシリコンエツチング工
程を必要とする。このため、前述した製造上の困難が解
決され、比較的容易にＤＧＳＩＴｈｙ、が製作できる。
又、第１ゲート及び第２ゲートの周囲にそれぞれ逆導電
形のガードリング構造を同時プロセスで（マスク工程を
増やすことなく）製造できるため所望の耐圧も安定的に
信頼性高く得られるという構造的特徴もある。
形のガードリング構造を同時プロセスで（マスク工程を
増やすことなく）製造できるため所望の耐圧も安定的に
信頼性高く得られるという構造的特徴もある。
本発明による製造工程で実現されるＤＧＳ ＩＴ ｈｙ
、は、第１ゲートが埋め込みゲート、第２ゲートも埋め
込みゲートであり、取り扱える電力としては耐圧的には
６００Ｖ〜ｉ ｏｏｏｖ程度は容易に得られ、電流的に
は１００Ａ級も単一ゲート静電誘導サイリスタと同程度
のチップ寸法で得られる。従来の単一ゲート静電誘導サ
イリスタに比ベスイッチング速度が非常に速くなり、又
順方向電圧降下が更に低下したものとなる。
、は、第１ゲートが埋め込みゲート、第２ゲートも埋め
込みゲートであり、取り扱える電力としては耐圧的には
６００Ｖ〜ｉ ｏｏｏｖ程度は容易に得られ、電流的に
は１００Ａ級も単一ゲート静電誘導サイリスタと同程度
のチップ寸法で得られる。従来の単一ゲート静電誘導サ
イリスタに比ベスイッチング速度が非常に速くなり、又
順方向電圧降下が更に低下したものとなる。
以下、図面を参照して本発明の詳細な説明する。
第１図（ａ ）乃至第１図（ｊ ）は本発明のＤＧＳＩ
Ｔｈｙ、の製造方法を示す断面図である。
Ｔｈｙ、の製造方法を示す断面図である。
又第１図（ｊ ）は本発明のＤＧＳＩＴｈｙ、の断面構
造を示す。基板には、面方位＜１１１）のｐ＋シリコン
ウェハ１０を用いる。ｐ ンリコンウエハ１０はｐ＋ア
ノード領域を形成するので、抵抗率はできるだけ低い方
がよい。
造を示す。基板には、面方位＜１１１）のｐ＋シリコン
ウェハ１０を用いる。ｐ ンリコンウエハ１０はｐ＋ア
ノード領域を形成するので、抵抗率はできるだけ低い方
がよい。
次に第１図（ａ ）に示すようにｐ＋シリコンウェハ１
０上に、例えば抵抗率ρ：１０４Ωｃｍ程度、厚さが３
２μｍ程度のｐ（ｐ）形エピタキシャル層１１を形成す
る。ｐ（ｐ）形エピタキシャル層１１の抵抗率ρと厚さ
は、本発明のＤＧＳＩＴｈｙ、の第２ゲート−アノード
間の設計耐圧値や素子の特性により決定される。
０上に、例えば抵抗率ρ：１０４Ωｃｍ程度、厚さが３
２μｍ程度のｐ（ｐ）形エピタキシャル層１１を形成す
る。ｐ（ｐ）形エピタキシャル層１１の抵抗率ρと厚さ
は、本発明のＤＧＳＩＴｈｙ、の第２ゲート−アノード
間の設計耐圧値や素子の特性により決定される。
次に第１図（ｂ）に示すように、埋め込みｎ１第２ゲー
ト領域１２を形成するための選択拡散を行なう。例えば
マスク材料として酸化膜１３をｐ形エピタキシャル層上
に着けて、マスク工程を経て、例えば砒素イオンＡＳ＋
を面濃度１×１０１０ｎ／Ｃｍ 、加速電圧８０ｋｅＶ
の条件でイオン注入する。イオン注入後１１５０℃、で
２０時間窒素雰囲気中でアニールすることにより例えば
拡散深さｘ、＝５μｍのｎ＋第２ゲート領域１２が形成
できる。ｎ＋第２ゲート領域１２間の間隔は、本発明の
ＤＧＳＩＴｈｙ、の第２ゲートによる電圧利得μを決定
する要因となる。電圧増幅率μは、逆方向ゲート電圧（
−Ｖ Ｃ７１Ｋまたは＋Ｖ、２Ａ）とオフ電圧Ｖ ＡＴ
Ｏの比である。ｎ＋第２ゲート領域１２の形成は熱拡散
で行なってもよいし、不純物もＡｓに限らず燐Ｐ等でも
よい。Ａｓ 、３ｂ等の混合不純物をドープするかドー
プされたエビ層を用いてもよい。
ト領域１２を形成するための選択拡散を行なう。例えば
マスク材料として酸化膜１３をｐ形エピタキシャル層上
に着けて、マスク工程を経て、例えば砒素イオンＡＳ＋
を面濃度１×１０１０ｎ／Ｃｍ 、加速電圧８０ｋｅＶ
の条件でイオン注入する。イオン注入後１１５０℃、で
２０時間窒素雰囲気中でアニールすることにより例えば
拡散深さｘ、＝５μｍのｎ＋第２ゲート領域１２が形成
できる。ｎ＋第２ゲート領域１２間の間隔は、本発明の
ＤＧＳＩＴｈｙ、の第２ゲートによる電圧利得μを決定
する要因となる。電圧増幅率μは、逆方向ゲート電圧（
−Ｖ Ｃ７１Ｋまたは＋Ｖ、２Ａ）とオフ電圧Ｖ ＡＴ
Ｏの比である。ｎ＋第２ゲート領域１２の形成は熱拡散
で行なってもよいし、不純物もＡｓに限らず燐Ｐ等でも
よい。Ａｓ 、３ｂ等の混合不純物をドープするかドー
プされたエビ層を用いてもよい。
次に第１図（Ｃ）に示すように第１ゲート−第２ゲート
間に相当するｎ−エピタキシャル層１４を形成する。例
えば四塩化ケイ素Ｓｉ Ｃ，１４とキャリアガスとして
水素Ｈ２、不純物源としてｐｃｚ、を用いた１１００℃
の成長で不純物密度ユ２×１０１３〜５×１０１４ｃｍ
−３、例えば厚さ２１０〜１００μｍ程度のｎ−エピタ
キシャル層１４を成長させる。シリコンのエピタキシャ
ル成長は、１１００℃程度の温度で行なうのでｎ 第２
ゲート領域１２からエピタキシャル成長層へのオートド
ープが起きる。このためｎ＋第２ゲート領域がｎ形不純
物密度の大きな領域でつながり易くなり、素子の特性が
ノーマリオフになり易い。特にノーマリオン形の素子特
性を得る場合にはｐ形エピタキシャル層を薄く成長した
後にｎ−エピタキシャル層１４を形成するとよい。例え
ば、四塩化ケイ素Ｓｉ Ｃ１４とキャリアガスとして水
素Ｈ２、不純物源としてＢＢｒ ３を用いた１１００℃
の成長で不純物密度ユ１ｘ１０ ａｍ 、厚さ１〜
３μｍのｐ形エピタキシャル層を形成した後、５分間Ｈ
２を流し反応管中のＢＢｒ ３をパージしてからｎ−エ
ピタキシャル成長を行なう方法である。ｎ−エピタキシ
ャル層１４の厚さと不純物密度は、ＤＧＳ Ｉ Ｔｈｙ
、の素子耐圧等から決められる。ｎ−エピタキシャル層
１４を形成した後、第１図（ｄ ）に示すように酸化膜
１６を形成し、マスク工程の後に、ｐ＋第１ゲート領域
１５を形成するためにボロンＢを選択的に熱拡散させる
。ｐ＋第１ゲート領域１５の拡散深さＸｊ とｐ″第１
ゲート領域間の間隔は、本発明のＤＧｓｒＴｈｙ、の第
１ゲートににる電圧利得μを決定する要因となる。高抵
抗エビ層の厚さに応じて、例えば、拡散深さＸｊは３μ
ｍ〜１５μｍ程度に選ばれる。
間に相当するｎ−エピタキシャル層１４を形成する。例
えば四塩化ケイ素Ｓｉ Ｃ，１４とキャリアガスとして
水素Ｈ２、不純物源としてｐｃｚ、を用いた１１００℃
の成長で不純物密度ユ２×１０１３〜５×１０１４ｃｍ
−３、例えば厚さ２１０〜１００μｍ程度のｎ−エピタ
キシャル層１４を成長させる。シリコンのエピタキシャ
ル成長は、１１００℃程度の温度で行なうのでｎ 第２
ゲート領域１２からエピタキシャル成長層へのオートド
ープが起きる。このためｎ＋第２ゲート領域がｎ形不純
物密度の大きな領域でつながり易くなり、素子の特性が
ノーマリオフになり易い。特にノーマリオン形の素子特
性を得る場合にはｐ形エピタキシャル層を薄く成長した
後にｎ−エピタキシャル層１４を形成するとよい。例え
ば、四塩化ケイ素Ｓｉ Ｃ１４とキャリアガスとして水
素Ｈ２、不純物源としてＢＢｒ ３を用いた１１００℃
の成長で不純物密度ユ１ｘ１０ ａｍ 、厚さ１〜
３μｍのｐ形エピタキシャル層を形成した後、５分間Ｈ
２を流し反応管中のＢＢｒ ３をパージしてからｎ−エ
ピタキシャル成長を行なう方法である。ｎ−エピタキシ
ャル層１４の厚さと不純物密度は、ＤＧＳ Ｉ Ｔｈｙ
、の素子耐圧等から決められる。ｎ−エピタキシャル層
１４を形成した後、第１図（ｄ ）に示すように酸化膜
１６を形成し、マスク工程の後に、ｐ＋第１ゲート領域
１５を形成するためにボロンＢを選択的に熱拡散させる
。ｐ＋第１ゲート領域１５の拡散深さＸｊ とｐ″第１
ゲート領域間の間隔は、本発明のＤＧｓｒＴｈｙ、の第
１ゲートににる電圧利得μを決定する要因となる。高抵
抗エビ層の厚さに応じて、例えば、拡散深さＸｊは３μ
ｍ〜１５μｍ程度に選ばれる。
次に第１図（ｅ）に示ずＪ：うに第１グートーカソード
間に相当するｎ−エピタキシャル層１７を形成する。例
えば、ｎ−エピタキシャル層１４を形成する例と同様に
して成長させて、例えば厚さを１５μｍ程度のｎ−エピ
タキシャル層１７を形成する。
間に相当するｎ−エピタキシャル層１７を形成する。例
えば、ｎ−エピタキシャル層１４を形成する例と同様に
して成長させて、例えば厚さを１５μｍ程度のｎ−エピ
タキシャル層１７を形成する。
次に第１図（ｆ ）に示すようにｎ−エピタキシャル層
１７上にｎ＋カソード領域１８を形成する。例えば燐Ｐ
をｎ−エピタキシャル層１７の上から熱拡散させる。そ
の後に、埋め込みｐ１第１ゲート領域１５に電極を設け
るためにシリコンエツチングを行なう。例えばエツチン
グのマスク材料として酸化膜１９を着けて、マスク工程
を経て、シリコンエツチングを行なう。
１７上にｎ＋カソード領域１８を形成する。例えば燐Ｐ
をｎ−エピタキシャル層１７の上から熱拡散させる。そ
の後に、埋め込みｐ１第１ゲート領域１５に電極を設け
るためにシリコンエツチングを行なう。例えばエツチン
グのマスク材料として酸化膜１９を着けて、マスク工程
を経て、シリコンエツチングを行なう。
マスク材料としてはシリコン窒化膜等も用いることがで
きる。シリコンエツチングはプラズマエツチングまたは
ケミカルウェットエツチングで行ない、ｐ＋第１ゲート
領域１５が露出したかどうかは、四探針法による抵抗率
の測定でモニターできる。例えば、ＨＦ：ＨＮＯ，：Ｃ
Ｈ３ＣＯ０Ｈ＝１５：１００：！Ｍ）体積比ノエッチン
グ液で室温において１０μｍ ／ｍｉｎ程度のエツチン
グレートでシリコンがエツチングされる。上記のシリコ
ンエツチング工程により露出したｐ＋領領域表面不純物
密度は、シリコンエツチングの制御性やウェハ面内のエ
ツチング深さの分布等により、かなり低下している部分
がある可能性がある。そのことによりアルミ電極との接
触抵抗が大きくなり、ＤＧＳＩＴＭ、のスイッチング特
性の低下をまねく。上記の問題点を解決するために、第
１図（ｇ）に示すようにシリコンエツチング後にｐ＋第
１ゲート領域１５の表面露出部分に、例えば酸化膜２１
をマスク材料として用い、ボロンＢを熱拡散させること
により低い抵抗値を得る。
きる。シリコンエツチングはプラズマエツチングまたは
ケミカルウェットエツチングで行ない、ｐ＋第１ゲート
領域１５が露出したかどうかは、四探針法による抵抗率
の測定でモニターできる。例えば、ＨＦ：ＨＮＯ，：Ｃ
Ｈ３ＣＯ０Ｈ＝１５：１００：！Ｍ）体積比ノエッチン
グ液で室温において１０μｍ ／ｍｉｎ程度のエツチン
グレートでシリコンがエツチングされる。上記のシリコ
ンエツチング工程により露出したｐ＋領領域表面不純物
密度は、シリコンエツチングの制御性やウェハ面内のエ
ツチング深さの分布等により、かなり低下している部分
がある可能性がある。そのことによりアルミ電極との接
触抵抗が大きくなり、ＤＧＳＩＴＭ、のスイッチング特
性の低下をまねく。上記の問題点を解決するために、第
１図（ｇ）に示すようにシリコンエツチング後にｐ＋第
１ゲート領域１５の表面露出部分に、例えば酸化膜２１
をマスク材料として用い、ボロンＢを熱拡散させること
により低い抵抗値を得る。
次に第１図（ｈ）に示すように埋め込みｎ＋第２ゲート
領域１２に電極を設けるために、埋め込みｐ＋第１ゲー
トのシリコンエツチングと同様にして、例えば酸化膜２
１をマスク材料として用いて、埋め込みｎ＋第２ゲート
領域１２が露出するまでシリコンエツチングを行なう。
領域１２に電極を設けるために、埋め込みｐ＋第１ゲー
トのシリコンエツチングと同様にして、例えば酸化膜２
１をマスク材料として用いて、埋め込みｎ＋第２ゲート
領域１２が露出するまでシリコンエツチングを行なう。
上記のシリコンエツチング工程により露出したｎ＋領領
域表面不純物密度はかなり低下している可能性があるの
で、第１図（ｉ）に示すようにシリコンエツチング後に
ｎ＋第２ゲート領域の表面露出部分に、例えば酸化膜２
２をマスク材料として用いて、燐Ｐを熱拡散させること
により抵抗値を低くする。第１ゲート及び第２ゲートに
対するボロンＢ及び燐Ｐの熱拡散の代りに、イオン注入
を用いてアニールを行なってもよい。
域表面不純物密度はかなり低下している可能性があるの
で、第１図（ｉ）に示すようにシリコンエツチング後に
ｎ＋第２ゲート領域の表面露出部分に、例えば酸化膜２
２をマスク材料として用いて、燐Ｐを熱拡散させること
により抵抗値を低くする。第１ゲート及び第２ゲートに
対するボロンＢ及び燐Ｐの熱拡散の代りに、イオン注入
を用いてアニールを行なってもよい。
次に第１図（ｊ ）に示すように電極としてのアルミを
蒸着してパターンニングする。アルミ電極のマスク工程
はｎ−エピタキシャル層１４の厚みが比較的浅く、アル
ミ電極パターンの間隔が広い場合には１回で行なえる。
蒸着してパターンニングする。アルミ電極のマスク工程
はｎ−エピタキシャル層１４の厚みが比較的浅く、アル
ミ電極パターンの間隔が広い場合には１回で行なえる。
しかし、ｎ−エピタキシャル層１４が厚い場合や、アル
ミ電極パターンが細く、間隔が狭い場合には、カソード
電極２３、第１ゲート電極２４、第２ゲート電極２５の
マスク工程を別に行なう方がよい。更に、アルミ電極の
マスク工程の前にシリコンエツチングした部分をレジス
ト材料、ポリイミド系樹脂やＣＶＤポリシリコン膜ある
いはＣＶＤＳｉ○２膜等で埋めて平坦化することで、よ
り微細な電極もパターンニングできる。
ミ電極パターンが細く、間隔が狭い場合には、カソード
電極２３、第１ゲート電極２４、第２ゲート電極２５の
マスク工程を別に行なう方がよい。更に、アルミ電極の
マスク工程の前にシリコンエツチングした部分をレジス
ト材料、ポリイミド系樹脂やＣＶＤポリシリコン膜ある
いはＣＶＤＳｉ○２膜等で埋めて平坦化することで、よ
り微細な電極もパターンニングできる。
以上の製造方法によれば、７回のマスク工程と比較的容
易なプロセス技術でＤＧＳＩＴｈｙ、。
易なプロセス技術でＤＧＳＩＴｈｙ、。
を実現することかできる。
第１図（ｊ ＞が本発明によるＤＧＳＩＴｈｙ。
の構造である。構造的特徴としては第１ゲート（ｐ”、
１５）のガードリングとしてｎ＋カソード１８と同時プ
ロセスで形成されるｎ＋ガードリング領域１００が設け
られている点と、第２ゲート（ｎ”、１２）のガードリ
ングとしてｐ＋ゲート１５と同時プロセスで形成される
ｐ”ガードリング領域１５０が設けられている点にある
。それぞれ第１ｐ１ゲート１５とｎ＋ガードリング１０
０との距離Ｗ１は、第１ゲート１５・第２ゲート１２間
の距Ｉ！１ｌｔＪ１１と同程度かもしくは長く設計し、
第２ｎ＋ゲート１２とｐ“ガードリング１５０との距離
Ｗ２は第２ゲート１２とアノード１０との間の距１１．
と同程度かもしくは長く設計する。
１５）のガードリングとしてｎ＋カソード１８と同時プ
ロセスで形成されるｎ＋ガードリング領域１００が設け
られている点と、第２ゲート（ｎ”、１２）のガードリ
ングとしてｐ＋ゲート１５と同時プロセスで形成される
ｐ”ガードリング領域１５０が設けられている点にある
。それぞれ第１ｐ１ゲート１５とｎ＋ガードリング１０
０との距離Ｗ１は、第１ゲート１５・第２ゲート１２間
の距Ｉ！１ｌｔＪ１１と同程度かもしくは長く設計し、
第２ｎ＋ゲート１２とｐ“ガードリング１５０との距離
Ｗ２は第２ゲート１２とアノード１０との間の距１１．
と同程度かもしくは長く設計する。
このように設計することで、第１ゲート１５・第２ゲー
ト１２間の耐圧は第１ゲート１５よりｎ＋ガードリング
１００方向へのびる空乏層厚さ及び第１ゲート１５の拡
散の曲率で決定されることになり、第２ゲート１２とア
ノード１０間の耐圧は第２ゲート１２よりｐ＋ガードリ
ング１５０へのびる空乏層の厚さ及び第２ゲートｎ＋領
域１２の拡散の曲率で決定されることになる。
ト１２間の耐圧は第１ゲート１５よりｎ＋ガードリング
１００方向へのびる空乏層厚さ及び第１ゲート１５の拡
散の曲率で決定されることになり、第２ゲート１２とア
ノード１０間の耐圧は第２ゲート１２よりｐ＋ガードリ
ング１５０へのびる空乏層の厚さ及び第２ゲートｎ＋領
域１２の拡散の曲率で決定されることになる。
次にＤＧＳＩＴｈｙ、の動作を説明する。ＤＧＳＩＴｈ
Ｖ、がオフしている状態では、第１ゲート領域間のチャ
ンネル領域に生じるポテンシャルの鞍点部である第１の
真のゲート点での電位障壁は充分高く保たれ、カソード
からチャンネルへの電子の注入は、抑えられている。同
じ様に、第２ゲート領域間のチャンネル領域に生じるポ
テンシャルの鞍点部である第２の真のゲート点での電位
障壁も充分高く保たれ、アノードからチャンネルへの正
孔の注入も抑えられている。次に、ＤＧＳＩＴｈｙ、を
オンさせるために、第１ゲート及び第２ゲートに順バイ
アスを印加する。第１ゲート領域が順バイアスされると
第１の真のゲート点の電位障壁が低くなり、カソードか
らチャンネルへの電子の注入が増加する。一方、第２ゲ
ート領域が順バイアスされ第一 ２０ − ２の真のゲート点の電位障壁が低下することで、アノー
ドからチャンネルへの正孔の注入も増加する。注入され
た電子は第２ゲート領域に蓄積し、第２の真のゲート点
の電位障壁は、より低下し、正孔の注入が更に増加する
。注入された正孔は、第１ゲート領域に蓄積し、第１の
真のゲート点の電位障壁はより低下し、電子の注入も更
に増加する。遂には、ＤＧＳＩＴｈｙ、はターン・オン
する。単一ゲート形５ＴＴｈｙ、と比較して、ＤＧＳＩ
Ｔｈｙ、は、２つのゲートのポテンシャルを同時に下げ
ることができるため、ターン・オン速度が速い。又、第
２ゲート構造により正孔の注入効率も単一ゲート構造に
比べ上がるから、オン電圧も低下する。次にＤＧＳＩＴ
ｈｙ、をオフさせるために、第１ゲート及び第２ゲート
に逆バイアスを印加する。第１ゲート領域付近に蓄積し
ている電子及びチャンネル中の電子が、第１ゲート領域
から吸い出され、第１の真のゲート点の電位障壁が高く
なり、カソードからの電子の注入が止められる。同時に
、第２ゲート領域が逆バイアスされることで、第２ゲー
ト領域付近に蓄積している正孔及びチャンネル中の正孔
が第２ゲート領域から吸い出され、第２の真のゲート点
の電位障壁が高くなりアノードからの正孔の注入が止め
られる。
Ｖ、がオフしている状態では、第１ゲート領域間のチャ
ンネル領域に生じるポテンシャルの鞍点部である第１の
真のゲート点での電位障壁は充分高く保たれ、カソード
からチャンネルへの電子の注入は、抑えられている。同
じ様に、第２ゲート領域間のチャンネル領域に生じるポ
テンシャルの鞍点部である第２の真のゲート点での電位
障壁も充分高く保たれ、アノードからチャンネルへの正
孔の注入も抑えられている。次に、ＤＧＳＩＴｈｙ、を
オンさせるために、第１ゲート及び第２ゲートに順バイ
アスを印加する。第１ゲート領域が順バイアスされると
第１の真のゲート点の電位障壁が低くなり、カソードか
らチャンネルへの電子の注入が増加する。一方、第２ゲ
ート領域が順バイアスされ第一 ２０ − ２の真のゲート点の電位障壁が低下することで、アノー
ドからチャンネルへの正孔の注入も増加する。注入され
た電子は第２ゲート領域に蓄積し、第２の真のゲート点
の電位障壁は、より低下し、正孔の注入が更に増加する
。注入された正孔は、第１ゲート領域に蓄積し、第１の
真のゲート点の電位障壁はより低下し、電子の注入も更
に増加する。遂には、ＤＧＳＩＴｈｙ、はターン・オン
する。単一ゲート形５ＴＴｈｙ、と比較して、ＤＧＳＩ
Ｔｈｙ、は、２つのゲートのポテンシャルを同時に下げ
ることができるため、ターン・オン速度が速い。又、第
２ゲート構造により正孔の注入効率も単一ゲート構造に
比べ上がるから、オン電圧も低下する。次にＤＧＳＩＴ
ｈｙ、をオフさせるために、第１ゲート及び第２ゲート
に逆バイアスを印加する。第１ゲート領域付近に蓄積し
ている電子及びチャンネル中の電子が、第１ゲート領域
から吸い出され、第１の真のゲート点の電位障壁が高く
なり、カソードからの電子の注入が止められる。同時に
、第２ゲート領域が逆バイアスされることで、第２ゲー
ト領域付近に蓄積している正孔及びチャンネル中の正孔
が第２ゲート領域から吸い出され、第２の真のゲート点
の電位障壁が高くなりアノードからの正孔の注入が止め
られる。
電子及び正孔の注入が阻止されるとＤＧＳＩＴｈｙ、は
、ターン・オフする。単一ゲート形Ｓ■Ｔ ｈｙ、では
、ターン・オフ時に、第２ベース領域に蓄積している正
孔は、再結合で消滅するかあるいはアノード側に流れ去
ることでしか減少しないため、いわゆるティリング時間
がありターン・オフ時間が長くなる。一方ＤＧＳＩＴｈ
ｙ、では、第２ゲート領域から強制的に正孔を引き抜く
ために、ティリングがなくターン・オフ速度は、大幅に
改善される。又、第１ゲート及び第２ゲートのポテンシ
ャルを同時に高くするから、キャリアの注入はすぐに阻
止され、第１及び第２のゲートにおける電流利得も高く
なる〔発明の効果〕 本発明の第１図＜ｊ ）に示すＤＧＳＴＴｈｙ。
、ターン・オフする。単一ゲート形Ｓ■Ｔ ｈｙ、では
、ターン・オフ時に、第２ベース領域に蓄積している正
孔は、再結合で消滅するかあるいはアノード側に流れ去
ることでしか減少しないため、いわゆるティリング時間
がありターン・オフ時間が長くなる。一方ＤＧＳＩＴｈ
ｙ、では、第２ゲート領域から強制的に正孔を引き抜く
ために、ティリングがなくターン・オフ速度は、大幅に
改善される。又、第１ゲート及び第２ゲートのポテンシ
ャルを同時に高くするから、キャリアの注入はすぐに阻
止され、第１及び第２のゲートにおける電流利得も高く
なる〔発明の効果〕 本発明の第１図＜ｊ ）に示すＤＧＳＴＴｈｙ。
の構造によって、第１ゲート・第２ゲート間耐圧６００
〜１０００Ｖのものが容易に得られ、ｎ＋ガードリング
構造１００が有効であることが確認されており、またｎ
＋第２ゲートとアノード間もｐエビ層の厚さ及び不純物
密度で決まる耐圧がｐ＋ガードリング構造１５０の導入
によって得られている。
〜１０００Ｖのものが容易に得られ、ｎ＋ガードリング
構造１００が有効であることが確認されており、またｎ
＋第２ゲートとアノード間もｐエビ層の厚さ及び不純物
密度で決まる耐圧がｐ＋ガードリング構造１５０の導入
によって得られている。
本発明の製造方法は、ＤＧＳＩＴｈｙ、において第１及
び第２ゲートをともに埋め込みゲート構造で実現するた
めの最も簡単な製造方法であり、マスク工程７枚でｉ
ｏｏｏｖ耐圧１００Ａ級のデバイスまで拡張可能である
。新規なガードリング構造はマスク工程を増加させるこ
となく同時プロセスとして作成でき、所定の耐圧も安定
的に得られる。
び第２ゲートをともに埋め込みゲート構造で実現するた
めの最も簡単な製造方法であり、マスク工程７枚でｉ
ｏｏｏｖ耐圧１００Ａ級のデバイスまで拡張可能である
。新規なガードリング構造はマスク工程を増加させるこ
となく同時プロセスとして作成でき、所定の耐圧も安定
的に得られる。
素子寸法５．５Ｘ９．７ｍｍ２で作成された４５０■−
１０Δ級ＤＧＳＩＴｈｙ、の試作結果では、１０△レベ
ルでの順方向電圧降下１．０Ｖ以下１０Ａのターン・オ
フ速度は２００ｎｓ以下であった。デバイスのチャンネ
ル数は８１６×２＝１６３２チヤンネルであり、ｐ＋ゲ
ートｐ１ゲートピッチは３３μｍであり、ｎ＋ゲートｎ
＋ゲートピッチも３３μｍである。第１図（ｊ）の導電
形をｎと０反対とした構成及び製造方法も当然可能であ
る。
１０Δ級ＤＧＳＩＴｈｙ、の試作結果では、１０△レベ
ルでの順方向電圧降下１．０Ｖ以下１０Ａのターン・オ
フ速度は２００ｎｓ以下であった。デバイスのチャンネ
ル数は８１６×２＝１６３２チヤンネルであり、ｐ＋ゲ
ートｐ１ゲートピッチは３３μｍであり、ｎ＋ゲートｎ
＋ゲートピッチも３３μｍである。第１図（ｊ）の導電
形をｎと０反対とした構成及び製造方法も当然可能であ
る。
本発明によるＤＧＳＩＴｈｙ、の構造及びその製造方法
により、１０００Ｖ−１００Ａ級デバイスも容易に得ら
れ、中小電力の電力用半導体スイッチングデバイスとし
て工業的価値は大きいと考えられる。
により、１０００Ｖ−１００Ａ級デバイスも容易に得ら
れ、中小電力の電力用半導体スイッチングデバイスとし
て工業的価値は大きいと考えられる。
第１図（ａ ）乃至第１図（ｊ ）は本発明のＤＧ Ｓ
ｒ −ｒ ｈｙ、の製造方法の実施例を示す断面図で
ある。 １０・・・ｐ＋シリコンウェハ、１１・・・ｐ（ｐ＞エ
ピタキシャル層、１２・・・ｎ 第２ゲート領域、１３
．１６．１９．２０，２１．２２・・・マスク用酸化膜
、１４・・・ｎ−エピタキシャル層、１５・・・ｐ＋第
１ゲート領域、１７・・・ｎ−エビタキシャル層、１８
・・・カソード領域、２３・・・カソード電極、２４・
・・第１ゲート電極、２５・・・第２ゲート電極、２６
・・・アノード電極、１００・・・ｎ＋ガードリング領
域、１５０・・・ｐ ガードリング領域
ｒ −ｒ ｈｙ、の製造方法の実施例を示す断面図で
ある。 １０・・・ｐ＋シリコンウェハ、１１・・・ｐ（ｐ＞エ
ピタキシャル層、１２・・・ｎ 第２ゲート領域、１３
．１６．１９．２０，２１．２２・・・マスク用酸化膜
、１４・・・ｎ−エピタキシャル層、１５・・・ｐ＋第
１ゲート領域、１７・・・ｎ−エビタキシャル層、１８
・・・カソード領域、２３・・・カソード電極、２４・
・・第１ゲート電極、２５・・・第２ゲート電極、２６
・・・アノード電極、１００・・・ｎ＋ガードリング領
域、１５０・・・ｐ ガードリング領域
Claims (3)
- （１）第１の導電形のアノード領域と、前記アノード領
域に隣接する第１の導電形の第１の低不純物密度領域と
、前記第１の低不純物密度領域に隣接する第２の導電形
の第２の低不純物密度領域と、前記第２の低不純物密度
領域に隣接する第２の導電形の第３の低不純物密度領域
と、前記第３の低不純物密度領域に隣接し前記第３の低
不純物密度領域よりも高不純物密度を有する第２の導電
形のカソード領域と、前記第２の低不純物密度領域と前
記第３の低不純物密度領域に隣接し前記第３の低不純物
密度領域との間に第１のｐｎ接合を形成する第１の導電
形の第１の埋め込みゲート領域と、前記第１の低不純物
密度領域と前記第２の低不純物密度領域に隣接し前記第
１の低不純物密度領域との間に第２のｐｎ接合を形成す
る第２の導電形の第２の埋め込みゲート領域と、前記カ
ソード領域上に形成されたカソード電極と、前記アノー
ド領域の表面露出部分に設けられたアノード電極と、前
記第１の埋め込みゲート領域の表面露出部分に形成され
た第１のゲート電極と、前記第２の埋め込みゲート領域
の表面露出部分に形成された第２のゲート電極とを有し
、前記アノード電極と前記カソード電極の間を流れる電
流が、前記第１のゲート電極と前記カソード電極の間に
加える電圧及び前記第２のゲート電極と前記アノード電
極の間に加える電圧により制御されることを特徴とする
ダブルゲート静電誘導サイリスタ。 - （２）第１の導電形のアノード領域と、前記アノード領
域に隣接する第１の導電形の第１の低不純物密度領域と
、前記第１の低不純物密度領域に隣接する第２の導電形
の第２の低不純物密度領域と、前記第２の低不純物密度
領域に隣接する第２の導電形の第３の低不純物密度領域
と、前記第３の低不純物密度領域に隣接し前記第３の低
不純物密度領域よりも高不純物密度を有する第２の導電
形のカソード領域と、前記第２の低不純物密度領域と前
記第３の低不純物密度領域に隣接し前記第３の低不純物
密度領域との間に第１のｐｎ接合を形成する第１の導電
形の第１の埋め込みゲート領域と、前記第１の低不純物
密度領域と前記第２の低不純物密度領域に隣接し前記第
１の低不純物密度領域との間に第２のｐｎ接合を形成す
る第２の導電形の第２の埋め込みゲート領域と、前記カ
ソード領域上に形成されたカソード電極と、前記アノー
ド領域の表面露出部分に設けられたアノード電極と、前
記第１の埋め込みゲート領域の表面露出部分に形成され
た第１のゲート電極と、前記第２の埋め込みゲート領域
の表面露出部分に形成された第２のゲート電極とを有し
、前記アノード電極と前記カソード電極の間を流れる電
流が、前記第１のゲート電極と前記カソード電極の間に
加える電圧及び前記第２のゲート電極と前記アノード電
極の間に加える電圧により制御されることを特徴とする
ダブルゲート静電誘導サイリスタの製造工程であり、第
１の導電形の半導体基板の表面に、第１の導電形の第１
の低不純物密度シリコンエピタキシャル層を成長させる
第１の工程と、前記半導体基板及び前記第１の低不純物
密度シリコンエピタキシャル層の表面露出部分を酸化し
た後、マスク工程を経て、第２の導電形の不純物を拡散
させて、前記第２の埋め込みゲート領域を形成する第２
の工程と、前記第１の低不純物密度シリコンエピタキシ
ャル層上に第２の導電形の第２の低不純物密度シリコン
エピタキシャル層を成長させる第３の工程と、前記半導
体基板と前記第２の低不純物密度シリコンエピタキシャ
ル層の表面露出部分を酸化した後、マスク工程を経て、
第１の導電形の不純物を拡散させて、前記第１の埋め込
みゲート領域を形成する第４の工程と、前記第２の低不
純物密度シリコンエピタキシャル層上に第２の導電形の
第３の低不純物密度シリコンエピタキシャル層を成長さ
せる第５の工程と、前記第３の低不純物密度シリコンエ
ピタキシャル層上に第２の導電形の不純物を拡散さ ■■O記カソード領域を形成する第６の工程と、シリコ
ン酸化膜等のマスク材料を付け、マスク工程を経て、前
記第１の埋め込みゲート領域の一部を露出させるために
、前記第３の低不純物密度シリコンエピタキシャル層を
エッチングし、前記第１の埋め込みゲート領域の表面露
出部分に第１の導電形の不純物を拡散させる第７の工程
と、シリコン酸化膜等のマスク材料を付け、マスク工程
を経て、前記第２の埋め込みゲート領域の一部を露出さ
せるために、前記第２の低不純物密度シリコンエピタキ
シャル層をエッチングし、前記第２の埋め込みゲート領
域の表面露出部分に第２の導電形の不純物を拡散させる
第８の工程と、電極材料を蒸着し、マスク工程後、前記
電極材料をエッチングして前記カソード電極と前記アノ
ード電極と前記第１のゲート電極と前記第２のゲート電
極とを形成する第９の工程を含むことを特徴とするダブ
ルゲート静電誘導サイリスタの製造方法。 - （３）前記第２の工程と前記第３の工程の間に前記第１
の低不純物密度シリコンエピタキシャル層上に第１の導
電形のシリコンエピタキシャル層を成長させる工程を具
備することを特徴とする前記特許請求の範囲第２項記載
のダブルゲート静電誘導サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304982A JPS63155666A (ja) | 1986-12-18 | 1986-12-18 | ダブルゲ−ト静電誘導サイリスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304982A JPS63155666A (ja) | 1986-12-18 | 1986-12-18 | ダブルゲ−ト静電誘導サイリスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155666A true JPS63155666A (ja) | 1988-06-28 |
| JPH0553305B2 JPH0553305B2 (ja) | 1993-08-09 |
Family
ID=17939648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304982A Granted JPS63155666A (ja) | 1986-12-18 | 1986-12-18 | ダブルゲ−ト静電誘導サイリスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244479A (ja) * | 2000-02-29 | 2001-09-07 | Tokin Corp | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632794A (en) * | 1979-08-24 | 1981-04-02 | Fujitsu Ltd | Printed board wiring pattern processing system |
| JPS574100A (en) * | 1980-06-10 | 1982-01-09 | Sharp Kk | Voice information output device |
-
1986
- 1986-12-18 JP JP61304982A patent/JPS63155666A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632794A (en) * | 1979-08-24 | 1981-04-02 | Fujitsu Ltd | Printed board wiring pattern processing system |
| JPS574100A (en) * | 1980-06-10 | 1982-01-09 | Sharp Kk | Voice information output device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244479A (ja) * | 2000-02-29 | 2001-09-07 | Tokin Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553305B2 (ja) | 1993-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |