JPS631559Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は電源電圧より小さい定格電圧のサイリ
スタを複数個直列接続した制御回路に関するもの
で、漏電しや断器などに好適なものである。

この種の制御回路においては、主のサイリスタ
のオンにより従のサイリスタがトリガーされて、
負荷に通電されるのであるが、従のサイリスタの
トリガー回路が複雑であつた。

本考案の目的は、従のサイリスタのトリガー回
路を簡単にすることができる。複数個の直列サイ
リスタから成る制御回路を提供することである。

以下図面によつて本考案の一実施例を説明す
る。この実施例は漏電しや断器に使用された例で
ある。主回路Ｌには漏電電流を検出する零相変流
器ZCTが設けられ、零相変流器ZCTより電源端
子t₁，t₂の側には、しや断部Ｓが設けられる。し
や断部ＳはトリツプコイルTCに電流が流れると、
しや断動作する。トリツプコイルTCは制御回路
Ｋの負荷となるものである。制御回路Ｋの電源電
圧は、零相変流器ZCTより負荷端子t₃，t₄の側の
主回路Ｌからとられる。零相変流器ZCTの２次
コイルＷは可変抵抗R_aを経て増幅器Ａに接続さ
れ、増幅器Ａの出力電圧は主のサイリスタTh₁の
ゲート・カソード間に与えられる。主のサイリス
タTh₁は従のサイリスタTh₂及びトリツプコイル
TCと共に電源ラインl₁，l₂の間に直列に接続され
る。サイリスタTh₁，Th₂の定格電圧は等しく、
且つ電源ラインl₁，l₂の電源電圧より小さい。電
源ラインl₁，l₂間には、電圧バランス用の分圧抵
抗R₁，R₂、サージ吸収器Z₁，Z₂、トリガー用の
分圧抵抗R₃，R₄が接続される。分圧抵抗R₁，R₂
の分圧比と分圧抵抗R₃，R₄の分圧比とは等しい。
分圧抵抗R₁，R₂間の接続点ａと分圧抵抗R₃，R₄
間の接続点ｂとの間には、二端子サイリスタTh₃
と従のサイリスタTh₂のゲート・カソード間とが
直列に接続される。二端子サイリスタTh₃には、
主サイリスタTh₁がオンした時に二端子間に印加
される電圧より小さい降伏電圧を有するものが選
ばれる。従のサイリスタTh₂のゲート・カソード
間に並列にゲート抵抗R₅が接続される。増幅器
Ａには、電源ラインl₁，l₂の電源電圧が抵抗R₆を
経てダイオードＤにより半波整流されて、電源電
圧として与えられる。R₇は電流制限用の抵抗、
R₈は主のサイリスタTh₁のゲート抵抗である。

漏電電流が主回路Ｌに流れていない場合には、
主のサイリスタTh₁はオフであり、従のサイリス
タTh₂もオフである。分圧抵抗R₁，R₂によつて
電源電圧は1/2に分圧され、この均等な分圧電圧
がそれぞれサイリスタTh₁，Th₂に印加されるの
で、サイリスタTh₁，Th₂の漏れ電流にバラツキ
があつても、サイリスタTh₁，Th₂は電源電圧の
１／２ずつを均等に分担する。トリガー用の分圧抵
抗R₃，R₄も電源電圧を1/2に均等に分圧するの
で、接続点ａと接続点ｂとの間の電位差は零であ
る。したがつて二端子サイリスタTh₃はオンしな
い。

漏電電流が主回路Ｌに流れると、零相変流器
ZCTがこれを検出し、検出出力は増幅器Ａによ
り増幅されて、トリガー信号として主のサイリス
タTh₁のゲート・カソード間に与えられる。これ
によつて主のサイリスタTh₁はオンし、接続点ａ
は電源ラインl₂と同一電位に落ちる。これによつ
て接続点ａと接続点ｂとの間の電位差は電源電圧
の1/2となり、電源ラインl₁がプラス極性で、電
源ラインl₂がマイナス極性になつた時に、二端子
サイリスタTh₃はオンし、従のサイリスタTh₂の
ゲートがトリガーされる。従のサイリスタTh₂が
オンすることによつてトリツプコイルTCに電流
が流れ、しや断部Ｓはしや断動作し、しや断状態
を保持する。

抵抗R₁及びサージ吸収器Z₁，Z₂は雷サージな
どの異常電圧を吸収する。更に、サージ吸収器Z₂
は、主のサイリスタTh₁がオンしてから従のサイ
リスタTh₂がオンするまでの瞬間的な時間に、電
源電圧の全電圧が従のサイリスタTh₂に加わるこ
とによる破壊を防止するものである。

本考案におけるサイリスタは一方向のサイリス
タのみならず、双方向サイリスタをも用いること
ができる。また従のサイリスタは１個には限ら
ず、電源電圧の大きさに応じていくつも直列に接
続することができる。この場合には、分圧抵抗
R₁、分圧抵抗R₃及びサージ吸収器Z₁を、増えた
従のサイリスタの数だけ増やせばよい。外部から
の異常電圧の侵入が他の手段によつて防止されて
いる場合にはサージ吸収器Z₁はなくてもよい。二
端子サイリスタTh₃の代りに、ゼナーダイオード
などの二端子スイツチング素子を用いることもで
きる。

本考案においては、電圧バランス用の分圧抵抗
の分圧比に等しい分圧比を有し、サイリスタの数
に等しい数のトリガー用の分圧抵抗間の直列回路
を電源ライン間に接続し、電圧バランス用の分圧
抵抗間の接続点とトリガー用の分圧抵抗間の接続
点との間に、主のサイリスタがオンした時に二端
子間に印加される電圧より小さい降伏電圧を有す
る二端子スイツチング素子と、従のサイリスタの
ゲート・カソード間とを直列に接続したから、主
のサイリスタが外部からのトリガー信号によつて
オンすると、二端子スイツチング素子の二端子間
にトリガー用の分圧抵抗によつて分圧された分圧
電圧が印加され、二端子スイツチング素子がオン
し、従のサイリスタがオンする。したがつて、従
のサイリスタのトリガー回路を、トリガー用の分
圧抵抗及び二端子スイツチング素子から成る簡単
なものにすることができる。

【図面の簡単な説明】

図面は本考案の一実施例を示す回路図である。 Ｋ……制御回路、l₁，l₂……電源ライン、Th₁
……主のサイリスタ、Th₂…従のサイリスタ、
TC……トリツプコイル、R₁，R₂……電圧バラン
ス用の分圧抵抗、R₃，R₄……トリガー用の分圧
抵抗、Th₃……二端子サイリスタ。

Claims (1)

【実用新案登録請求の範囲】
1. サイリスタの定格電圧より大きい電源電圧の電
   源ライン間に、外部からのトリガー信号によつて
   オンする主のサイリスタと従のサイリスタと負荷
   とを直列に接続し、各サイリスタにそれぞれ並列
   接続された電圧バランス用の分圧抵抗の直列回路
   を電源ライン間に接続した制御回路において、電
   圧バランス用の分圧抵抗の分圧比に等しい分圧比
   を有し、サイリスタの数に等しい数のトリガー用
   の分圧抵抗の直列回路を電源ライン間に接続し、
   電圧バランス用の分圧抵抗間の接続点とトリガー
   用の分圧抵抗間の接続点との間に、主のサイリス
   タがオンした時に二端子に印加される電圧より小
   さい降伏電圧を有する二端子スイツチング素子
   と、従のサイリスタのゲート・カソード間とを直
   列に接続したことを特徴とする制御回路。