JPS63156395A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は半導体装置において、半導体ディバイスチップ
が実装されたマザー配線チップを、複数枚、間に上記半
導体ディバイスチップが収容されるスペースをあけて且
つ電気的及び機械的に接続させて複数段積重した構成と
し、半導体ディバイスチップの高密度、高集積化を図っ
たものである。

〔産業上の利用分野〕

本発明は半導体装置に係り、特に半導体ディバイスチッ
プを高密度に実装する構造に関する。

〔従来の技術〕

半導体素子等を平面的に集積化するのではなく、ｆ？１
ｆｆｉさせて、即ち三次元的に配して、半導体ディバイ
スの高密度、高集積化を図った半導体装置がある。これ
は、レーザーアニール等により半導体を再結晶化させて
同一チップ内で三次元的に集積化を図ったものである。

この構成では高い集積度が得られるが、異種素子の結合
は非常に困難で、半導体装置の製造過程で互いに干渉を
受は易く、不良率も高いという欠点がある。

また半導体ディバイスチップを三次元的に配したものも
ある。第５図は従来の半導体装置を示す。

これは例えばＩＥＥＥ　　Ｔｒａｎｓ、Ｃ，Ｈ，Ｍ、Ｔ
。

ＶｏｌＣ，Ｈ，Ｍ、　Ｔ−７，Ｎａ３　　Ｐ、１９３〜
１９６　ニ示されている。同図中、１は多層配線長板、
２は基板１上に実装された半導体ディバイスチップ（マ
ザーチップ）である。半導体ディバイスチップ２と基板
１との間は、ワイヤ３により電気的に接続されている。

半導体ディバイスチップ２上に、半導体ディバイスチッ
プ４及び５が夫々バンブ６及びワイヤ７により電気的に
接続されて実装されている。

この半導体装置は、サイズ的には前記の構成より大きく
なるが、半導体ディバイスチップを同種及び異種を問わ
ず実装出来、システム化が図り易いとい利点を有する。

また、各半導体ディバイスチップの良否の検査が可能と
なり、不良のチップの交換も出来、良品率も向上すると
いう利点を有する。

〔発明が解決しようとする問題点〕

しかし、第５図より分かるように、半導体ディバイスチ
ップの積層は２層が限度であり、集積化が十分でなく、
システム機能の増加に伴って平面的なサイズを大とする
必要があり、大型となってしまうという問題点があった
。

〔問題点を解決するための手段〕

本発明の半導体装置は、上面及び１・面に接続用電極を
有し、これらが内部配線で電気的に接続され、且つ半導
体ディバイスチップ実装部を有し、該実装部に半導体デ
ィバイスチップが実装された複数のマザー配線チップが
、上面及び小面に接続用電極を有し、これらが内部配線
で電気的に接続された配線チップを間に挟んで、間に上
記半導体ディバイスチップを収容しうるスペースをおい
て且つ電気的に接続されて８層層されてなり、上記実装
された半導体ディバイスチップが三次元的に積層されて
なるものである。

〔作用〕

半導体ディバイスチップのｈ’［数は、マザー配線チッ
プの積層数に対応する。一方、マザー配線チップは、必
要に応じて所望数を積層することが可能である。これに
より、半導体ディバイスチップを所望数積層することが
可能となり、半導体装置の平面サイズの小型化が図られ
る。

〔実胎例〕

第１図は本発明の一実施例による半導体装置１０を示す
。

同図中、１１−＋＋　、　１１−１２．　１１−２１．
１１−η、　　１１−３１．　１１−３２．　１１−４
１．１１−４２は夫々小サイズの配線チップである１゜
配線チップ１１−ｔ＋は、第２図に示すように、ηさｔ
が２５０μのセラミック製条Ｈ５板１２の上面に接続用
電極としてのＡｕ又は半田製のバンプ１３及びパッド１
４、下面に同じく接続用電極としてのＡｕ又は半田製の
バンプ１５及びパッド（図示せず）を有し、且つスルー
ホール内に形成され上下面のバンブ１３，１５を電気的
に接続する内部配線１６を有し、更に多層構造の表面配
線１７を有する構造である。他の配線チップも上記と同
様な構造である。

また、第１図中、２０−＋　、　２０−２　、２０−３
．２０−４は夫々マザー配線チップである。

マザー配線チップ２０−１は、第３図に示寸様に、例え
ばコーナ部を上記配線デツプ１１−＋＋と略同じ構造で
ある配線デツプ構造部２１を有し、且つこのコーナ部以
外の個所に半導体ディバイスチップ実装部２２を有する
構成である。

配線チップ構造部２１は、上面のバンブ２３と下面のバ
ンプ２４と、両者を電気的に接続する内部配線２５と、
多層構造の表面配線２６とよりなる。

半導体ディバイスチップ実装部２２には複数のパッド２
７が形成しである。

なお、各マザー配線チップ２０−１〜２０−４は、第１
図に示すように、最下位置の半導体ディバイスチップ（
マザーチップ）３０と同じ大きさである。

第１図に示すように、配線チップ１１−＋＋。

１１−１２は、下面のバンブ１５を利用して半導体ディ
バイスチップ３０上所定位置にボンディングされている
。

マザー配線チップ２０−１は、その配線チップ構造部２
１の下面のバンブ２４を配線チップ１１−１１．１１−
１２の上面の対応するバンブ１３とボンディングされて
取り付けられている。

マザー配線チップ２０−１の配線チップ構造部２１の上
面には、配線チップ１１−２１，１１−２２が夫々の下
面のバンブ１５を上記配線チップ構造部２１の上面の対
応するバンブ２３とボンディングされて取付けられてい
る。

上記と同様に、マザー配線チップ２０−２が、更に配線
チップ１１−３１．１１−３２、マザー配線チップ２０
−３、配線チップ１１−４１．１１−々、マザー配線チ
ップ２０−４が夫々対向するバンブをボンディングされ
て取り付けられている。

これにより、配線チップ１１−ｕ〜１１−４！及びマザ
ー配線チップ２０−１〜２０−４は、半導体ディバイス
チップ３０上に以下に述べる４層構造の配線チップ構造
体３１を構成する。

纏械的には、マザー配線チップ２０−ｆ〜２０−４は、
マザー配線チップ２０−１と半導体ディバイスチップ３
０との間に、及び上下隣り合うマザー配線チップ２０−
１〜２０−４の間に夫々配線チップ１１−＋を等の厚さ
ｔに対応する隙間Ｑのスペース３２−１〜３２−４をお
いて積重されている。スペース３２−１〜３２−↓は後
述するように半導体ディバイスチップを収容するのに供
される。

電気的には、各マザー配線チップ２０−１〜２０−４の
半導体ディバイスチップ実装部２２は、夫々マザー配線
チップ２０−１〜２０−４の配線チップ構造部２１（特
に内部配線２５）及び配線チップ（特に内部配線１６）
を介して、最下位置の半導体ディバイスチップ３０と接
続さ°れている。

上記より分かるように、配線チップ１１−＋＋等は、マ
ザー配線チップ２０−１〜２０−４を間にスペース３２
−２等をおいて機械的に連結すると共に電気的に接続さ
せる役割を有する。

また、第１図中、４０−１〜４０−　は夫々半導体ディ
バイスチップであり、以下に述べるように配線基板構造
体３１に実装されている。

チップ４０−１はチップ３０上に、チップ４゜−２，４
０−３は夫々マザー配線チップ２０−１上の実装部２２
（第３図参照）に、デツプ４０−４はマザー配線チップ
２０−２の下面に、チップ４０−５はマザー配線チップ
２０−２の上面に、チップ４０−６はマザー配線チップ
２０−３上に、チップ４０−７は最上のマザー配線チッ
プ２０−４の下面に、チップ４０−ａ、４０−９は夫々
マザー配線チップ２０−４の上面に夫々バンブをボンデ
ィングされて実装しである。チップ４０−１０　。

４０−ｎ　、　４０−１２は夫々マザー配線チップ２０
＋　、２０−２．２０−４上に実装してあり、ワイヤ４
１がボンディングしである。

デツプ４０−ｓ　、　４０−９　、４０−１２を除き、
他のチップはスペース３２−１〜３２−４内に収容され
ている。

チップ４　’Ｏ−１〜４０−１２は三次元的に５層積層
されて高集積化されており、半導体装置１０は、第５図
に示す従来のＭ４造で同数のチップを実装したものに比
べて、平面的なサイズが大幅に小型化されたものとなる
。

また、半導体装置１０は、マザー配線デツプと配線チッ
プを用意することにより、マザー配線チップのｖ４層数
を適宜増やすことが出来、然してシステム機能が増加し
ても平面的なサイズを大きくすることなく構成できる。

また半導体ディバイスチップ４０−１〜４〇−１２は同
種、異種を問わず、異種の半導体ディバイスチップを混
在させて実装することが容易である。

また、各半導体ディバイスデツプ４ｏ−１〜４０−１２
としては予め検査の結果良品であるものだけを採用して
実装し且つ例えば各マザー配線チップに実装されたチッ
プ群というようにある単位で集積化されたチップ群毎に
機能を検査することが出来、半導体装置１０は良品率が
向上する。

また上記構造の半導体装置１０によれば、不良の半導体
ディバイスチップの交換が可能であり、修理が可能であ
る。

第４図は本発明の別の実施例による半導体装置５０を示
す。同図中、第１図に示す構成部分と同一部分には同一
符号を付しその説明は省略する。

第４図の半導体装置５０は、マザー配線チップ５１−＋
　、　５１−２　、５１−３を半導体ディバイスチップ
３０より小さいサイズとし、これが配線チップ１１−＋
＋Ｗを使用して、半導体ディバイスチップ３０の右方寄
りの個所に積層され、各マザー配線チップ５１−Ｉ〜５
１−３上に半導体ディバイスチップ５２−１〜５２−５
が実装された構造である。

また、半導体ディバイスチップは、マザーチップ３０の
右方寄りに符号５２−６で示すように、配線チップ１１
−５１上にボンディングすることもできる。

〔発明の効果〕

本発明によれば、マザー配線チップを任意の数積居する
ことが出来るため、半導体ディバイスチップを積層の数
を制限されることなく、任意の散積層化して配すること
が出来、然して装置の小型化を効果的に図ることが出来
、また、予め検査して良品の半導体ディバイスチップの
みを実装することにより良品率が向上し、また同種、異
種を問わず実装することもでき、更には特定の半導体デ
ィバイスチップが故障したときには、故障した半導体デ
ィバイスチップだけを交換して修理することが出来、半
導体装置全体を取り換える必要はなく、保守の点でも経
済的である。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の立面図、 第２図は配線チップの一部切截斜視図、第３図はマザー
配線チップの一部切截斜視図、第４図は本発明の別の実
施例による半導体装置の立面図、 第５図は従来の半導体装置の１例の立面図である。 図において、 １０．５０は半導体装置、 １１−ｎ〜１１−ｓ＋は配線デツプ、 １３．１５．２３．２４はバンブ、 １６．２５は内部配線、 ２０−１〜２０−４．５１−１〜５１−３はマザー配線
チップ、 ２１は配線チップ構造部、 ２２は半導体ディバイスチップ実装部、３０は半導体デ
ィバイスチップ（マザーチップ）、３１は配線チップ構
造体、 ３２−１〜３２−１はスペース、 ４０−１〜４０−１２．５２−１〜５２−６は半導体デ
ィバイスチップである。 及す番本投１ １ζ零５μＨの一すζ方征芥御）に款う甲Ｉ再引事晴ζ
ゴｌＯゴｃＴｎａ第１図 鴫十・γブの一嘲ηスｑべ系士ネ屯目 第２図 第３図 １ミＪ於りｎの７＋ｌ丙や一オ喜Δ−１１：１社・る４
１カシ舛Ｒ卆ヒ１ｔのゴＣ旬り］麩の半司り杢掬１賢Ｑ
−夕１を赤−１１０窮ｒ５図

Claims (1)

【特許請求の範囲】
1. 　上面及び下面に接続用電極（２３、２４）を有し、こ
   れらが内部配線（２５）で電気的に接続され、且つ半導
   体ディバイスチップ実装部（２２）を有し、該実装部に
   半導体ディバイスチップ（４０−＿１〜４０−＿１＿２
   、５２−＿１〜５２−＿６）が実装された複数のマザー
   配線チップ（２０−＿１〜２０−＿４、５１−＿１〜５
   １−＿３）が、上面及び下面に接続用電極（１３、１５
   ）を有し、これらが内部配線（１６）で電気的に接続さ
   れた配線チップ（１１−＿１＿１〜１１−＿５＿１）を
   間に挟んで、間に上記半導体ディバイスチップ（４０−
   ＿１〜４０−＿１＿２、５２−＿１〜５２−＿６）を収
   容しうるスペース（３２−＿１〜３２−＿４）をおいて
   且つ電気的に接続されて積層されてなり、上記実装され
   た半導体ディバイスチップ（４０−＿１〜４０−＿１＿
   ２、５２−＿１〜５２−＿６）が三次元的に積層されて
   なることを特徴とする半導体装置。