JPS63158673A

JPS63158673A - 画像処理装置

Info

Publication number: JPS63158673A
Application number: JP61305211A
Authority: JP
Inventors: Mitsuyoshi Matsubara; 光良松原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-23
Filing date: 1986-12-23
Publication date: 1988-07-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ′　［発明の目的］（産業上の利用分野）本発明は、例えば画像データの演算処理を高速ディジタ
ル演算で実行する画像処理装置に関する。

（従来の技術）例えば医療診断に供される各種画像データを演算処理す
る際には、ＡＬＵ　（弁術・論理・演亦器）を用いた画
像処理装置が用いられている。

この画像処理装置の従来例を第９図を参照して説明する
。

同図に示す装置は、この装置を動作させる際のシステム
クロックを発生するシスデムクロツク発生回路５５と、
ホストコンピュータとの間で各種信号の送受を行うホス
トインターフェース５０を具備しこのホストインターフ
ェース５０を介して送られてくる各種信号及び前記シス
テムクロックを取込んで後述する演算部３０における演
算処理を制御する演朋制御部２０と、前記システムクロ
ックを基準とし、かつ、演算制御部２０による制御の基
に各種画像データの演算処理を実行覆る演算部３０とを
有して構成されている。

前記ホストインターフェース５０は、ホス１〜コンピユ
ータのＣＰＵからＣＰＵバスを介して送られてくるコマ
ンドを受けてシステムクロック発生回路５５を制御しシ
ステムクロックをイネーブルにしたり、この装置の動作
状況をホストコンピュータに伝速する機能を有している
。

前記演算制御部２０は、この装置における処理マイクロ
プログラムが予め格納され、かつ、ホストインターフェ
ース５０を介して送られてくるホストコンビ１−夕から
の制御信号を受けてマイクロコード（処理マイクロプロ
グラムの一つのインストラクション）を送出するマイク
ロプログラムメモリ１と、このマイクロプログラムメモ
リ１ｈ１ら送出されるマイクロコードを所定の状態にセ
ットし、これらをマイクロコード群として送出するパイ
プラインレジスタ２と、前記ホストインターフェース５
０を介してホストコンピュータから送られてくるコマン
ドを基にマイクロプログラムメモリ１にアクセスし、処
理マイクロプログラムの制御を行うシーケンサ４と、演
算部３０での演算条件、例えばキャリアウド等を前記マ
イクロコードの命令の基にマルチプレクサし前記シーケ
ンサ４の流れを制御するマルチプレクサ６とを具備して
いる。

そして、前記パイプラインレジスタ２からシーケンサ４
に対してこの装置の処理手順を制御するための信号がフ
ィードバックされ、この信号は処理手順の無条件分岐用
として、また前記マルチプレクサ６からの信号は処理手
順の条件分岐用としてそれぞれ用いられるようになって
いる。

また、前記マイクロコード群は、各ＡＬＵ５ａ乃至５ｄ
を直接制御する信号となっている。

前記）寅ｎ部３０は、前記マイクロコードを取込んで画
像データに対するディジタル演算を実行する例えば４ビ
ツトスライスのＡＬＵ５ａ、５ｂ。

５Ｇ、５ｄから構成され、最高で１６ビツトの演算処理
ができるようになっている。

前記ＡＬＵ５ａ乃至５ｄにおけるビット長は物理的に固
定され、第９図では合計１６ビツト長のものを示してい
るが、この他、固定長で４ビツト。

８ビツト、３２ビツト、６４ビツト等の各種構成のもの
としてもよい。また、各ＡＬＵ５ａ乃至５ｄの間でのご
ットデータのシフトも可能である。

前記システムクロック発生回路５５から送出されるシス
テムクロックは、通常数百ナノ秒程度の周期をもつよう
に設定された一定のクロックである。そして、このシス
テムクロックは、前記パイプラインレジスタ２．各ＡＬ
Ｕ５ａ乃至５ｄに送られて、これによりこの装置がイネ
ーブルの状態となって前記処理マイクロプログラムが流
れていくようになっている。

ところで、上述した従来装置においては、各ＡＬＵ５ａ
乃至５ｄに対してビット長の長いものが装置されるよう
な高度あるいは複雑な演算処理を実行する場合、ビット
長が短い場合よりもより遅い周期を有するシステムクロ
ックが必要となる。

これは、上位キャリビットを必要とする演算やビットシ
フトを実行しながらの演算の場合、下位ビットから上位
ビットへあるいは上位ビットから下位ビットへのビット
データの伝播遅延時間が長くなることから、このような
伝播遅延時間を許容するシステムクロックとしなければ
ならないことに基く。

したがって、この演算部３０の最高演算機能が例えば３
２ビツト（／１ビット×８個）のビット長の場合、これ
は１６ビツト（４ビット×４個）のものに比べ上述した
伝播遅延時間が長くなることは明らかである。この結果
、例えばＡＬ（Ｊを３２ビツト長に設計した装置で１６
ビツトで十分な演算を実行すると、当初から１６ビツト
長に設計した装置の場合よりも長い演算処理時間がかか
ることになる。また、８ビツトで間に合う演算の場合、
更に長い演算処理時間となる。

具体的な演算としては、３２ビツトでアフィン変換処理
を行うために必要な固定小数点付アドレス計律をする場
合もあれば、１ピクセルデータが８ビツトのテーブル変
換を行う場合もある。

特に後者の場合、表示部（ＣＲＴ）に処理画像を高速で
表示することが要請されるが、かかる場合に、最高演算
機能を３２ビツトで構成した装置を用いれば８ビツトの
データ処理が遅くなってしまう。

（発明が解決しようとする問題点）上述したように、従来装置では、演算処理機能と演非速
度とが処理内容に応じて最適なものとならず、この装置
が潜在的に保有している物理的な処理能力を十分に発揮
させることができないという問題があった。

そこで本発明は、演算速度と演算ビット長とを自由に設
定でき、これにより、画像データに応じた最適な高速演
算が可能な画像処理装置を提供することを目的とするも
のである。

［Ｒ明の構成］（問題点を解決するための手段）本発明の画像処理装置は、ホストコンピュータから送ら
れる処理画像データに対応した制御信号に基いて演算ス
ピード指定命令及び演算ビット長指定命令を送出する演
算制御部と、所定の単位ビット長を単位としてその演算
ビット構成を可変し得る所要の最大？Ｏｊ算殿能をもっ
た演算部と、曲記演ｑスピード指定命令に基き前記演算
部における演算スピードを設定する演算スピード設定部
と、前記演ｎビット長指定命令に暴き前記演算部におけ
る演算ビット構成を設定する演算ビット設定部とを有し
、処理画像データに対応した演算スピード及び演算ビッ
ト構成で演算を実行するようにしたものである。

（作　用）次に上記構成の装置の作用を説明する。。

まず、演ｖｘ　ｉｉＩＩｍ部は、ホストコンピュータか
ら送られてくる処理画像データに対応した制御信号を取
込み、これを曇にこの処理画像データに応じた演算スピ
ード指定命令及び演算ビット長指定命令を送出する。

演算スピード設定部は、前記演算スピード指定命令に基
き、演算部の演算スピードが処理画像データに最も適し
たものとなるようにこの演算スピードを設定する。

また、演算ビット設定部は、前記演算ビット長指定命令
に暴き、演算ビット構成を可変し得る演算部に対し、こ
の時の演算ビット構成を設定する。

演算部は、設定された演算スピードで、かつ１、Ｓ２定
された演算ビット構成で、処理両会データに対する演算
処理を実行する。

〈実施例）以下に本発明の実施例を第１図及び第２図をを参照して
説明する。

第１図に示す画像処理装置は、後に詳述するようなホス
トインターフェース３を具備し、このホストインターフ
ェース３を介して送られてくるホストコンピュータから
の処理画像データに応じた制御信号を基に演算スピード
指定コマンド（命令）及び演算ビット長指定コマンドを
送出する演算制御部２０ａと、この演算制御部２０８に
よる制御に基いて処理画像データの演算処理を実行する
演算部３０ａと、前記演算スピード指定コマンドに基き
この装置で処理される処理画像データに応じて最も適切
な演算スピードを設定する演算スピード設定部１５と、
前記演算ビット指定コマンドに基き処理画像データに応
じて最も適切な演算ビット構成を設定する演算ビット設
定部９と、演算部３０ａにおける演算実行時のシフト状
態を選択するシフトセレクタ４０とを有して構成されて
いる。

前記演算部３０ａは、例えば４ビツト構成のＡＬＵ５ａ
、・・・、５ｎ　（ｎは任意数）を具備している。尚、
第２図においては、演算部３０ａ８ＡＬＵ５ａ乃至５ｄ
の合計４個で構成した場合を示している。

前記ホストインターフェース３は、第２図に示すように
第１のホストコマンドデコーダレジスタ１２と、第２の
ホストコマンドデコーダレジスタ１６とを具備している
。

そして、第１のホストコマンドデコーダレジスタ１２に
はホストコンピュータから前記　ＡＬＵ５ａ、・・・、
５ｎの演算時におけるビット構成を指定するための第１
のホストコマンドデータＡ及びホストコマンド信号が入
力されるようになっている。そして、この第１のホスト
コマンドデコーダレジスタ１２からは、第２図に示ず４
個のＡＬｔＪ５ａ乃至５ｄに対して、ＡＬＵｌｌｌｌ、
ＡＬＵ２個。

ＡＬＵ３個、ＡＬＵ４個の各組合せを選択するために４
個に分れた演算ビット長指定コマンドが送出されるよう
になっている。また、これらの演算ビット長指定コマン
ドは、演算ビット設定部９の制御信号及びシフトセレク
タ４０を構成するＡＬＵシフトプログラマ１０（詳細は
後述する）の制御信号となっている。

また、耐記第２のホストコマンドデコーダレジスタ１６
には、ホストコンピュータから前記演算部３０ａの演算
スピードを指定するための第２のポストコマンドデータ
Ｂ及びホストコマンド信号が入力されるようになってい
る。そして、この第２のホストコマンドデコーダレジス
タ１６は、前記第２のホストコマンドデータＢ及びホス
トコマンドを基にして、演算スピード指定コマンドを送
出するようになっている。

尚、演算制御部２０ａのこの他の構成要素は第９図に示
す従来装置の場合と同様であるため、ここではその説明
を省略する。

前記演算スピード設定部１５は第２図に示すように、８
０ｎ　ｓｅｃ　、　１２０ｎ　ｓｅｃ　、　１８０ｎ　
ｓｅｃ　。

２６０ｎｓｅｃの各周期を有する合計４種類のシステム
クロックを発生するシステムクロック発生器１７と、前
記演算スピード指定コマンドに暴いて上述した４種のシ
ステムクロックのうちいずれか一つを選択し、これを演
算スピード設定用のクロックとして前記演算部３０ａの
各ＡＬＵ５ａ、・・・。

５ｎ（第２図のものではＡＬＵ５ａ乃至５ｄ＞に送るシ
ステムクロックセレクタ１８とを具備している。尚、こ
のクロックは、各ＡＬＵ５ａ、・・・。

５ｎのほか、シーケンサ４やパイプラインレジスタ２の
ようにこの装置のシステムクロックで動作する構成要素
にも供給されるようになっている。

前記演算ビット設定部９は、前記演算ビット長指定コマ
ンドを取込むとともに、各ＡＬＵ５ａ。

−，５ｎ（第２図のものではＡＬＵ５ａ乃至５ｄ）のキ
ャリを取込んで、これらの各ＡＬＵ５ａ、・・・。

５ｎのうち所望の組合ぜのものを前記第１のホストコマ
ンドデコーダ１２にセットするようなトライステート出
力をもったバッファで構成されている。

前記シフトセレクタ４０は、シフトプログラマ−１０と
、第２図に示すように各ＡＬＵ５ａ乃至５ｄのビットシ
フト方向を制御するためにこれら各ＡＬＵ５ａ乃至５ｄ
間に接続された合５１１４個のゲート８とを具備してい
る。前記シフトプログラマ−１０は、前記１個用、２個
用、３個用、４個用の４個の演算ビット長指定コマンド
をパノノする第１のＯＲゲート２１ａと、２個用、３個
用。

４個用の３個の演算ビット長指定コマンドを入力する第
２のＯＲゲート２１ｂと、３個用及び４個用の演算ビッ
ト長指定コマンドを入力する第３のＯＲゲート２１Ｇと
、第１．第２．第３のＯＲゲートの出力信号及び１個用
、２個用、３個用、４個用の各演算ビット長指定コマン
ドを入力するとともに、マイクロコードでの左シフト信
号を取込んで、■乃至■の端子から合計８個の出力信号
をそれぞれ前記各ゲート８の対応する端子■乃至■に送
出する左シフトレジスタ１３と、第２．第３のＯＲゲー
ト２１ｂ、２１Ｇの出力信号及び１個用、２個用、３個
用、４個用の各演算ビット長指定コマンドを入力すると
ともに、マイクロコードでの右シフト信号を取込んで、
■乃至■の端子から合計６個の出力信号をそれぞれ前記
各ゲート８の対応する端子■乃至［有］に送出する右シ
フトレジスタ１４とを具備している。

ここで、前記演算部３０ａの一般的な具体例の概要を第
４図乃至第８図を参照して説明する。

第４図に示す演算部３０ａは、１６ワード×４ビツト／
２ポート構成のＲＡＭ６０と、８−ファンクションのＡ
ＬＵ６１と、ＲＡＭシフタ６２゜Ｑシフタ６３．Ｑレジ
スタ６４．ＡＬＬＪデータソースセレクタ６５．アウト
プットプツトデータセレクタ６６及びマイクロインスト
ラクションデコーダ６７とを具備している。尚、第５図
は、この演紳部３０ａのピン記号説明図、第６図はこの
演算部３０ａにおけるソースオペランドとＡＬＬ［ｉ能
マトリックス、第７図はＡＬＵデスティネーションコン
トロールを示すものである。

この演算部３０ａにおける演算は、下記第１表及び第４
図に示すように３ビツト毎３サブフイールドで構成され
た９ビツトＡＬＵ演算フイールドのマイクロインストラ
クションで実行される。

第１表また、このＡＬＵ演算に係る内部レジスタの指定も、下
記第２表に示すように４ビツト毎２サブフイールドのマ
イクロインストラクションで行われる。

第２表さらに、この演算部３０ａにおけるマイクロプロセッサ
は、ＡＬＵ演算にて生ずるゼロ、ネガティブ及びシフト
キャリアの各ステータスフラッグも出力するようになっ
ている。そして、実際にこの演算部３０ａでＡＬＵ演算
が実行される場合、上述したＡＬＵソース−ＡＬＵ機能
−ＡＬＵデスティネーションコントロール−ＡＳＬ−Ｂ
ＳＬからなる一連のマイクロインストラクションをシス
テムクロック毎に制御対象要素に供給覆ることで上記Ａ
ＬＵ演算が実行可能となる。

尚、第１図及び第２図に示す実施例装置では、単純なキ
ャリシフト方式を採用しているが、例えばもつと高速な
キャリシフト方式のルックアヘッドキャリジエネレータ
（例えば、ＡＭＤ社のモデルＡＭ２９０２Ａ＞との組合
せももちろん可能であ・る。この方式を適用すると内容
が複雑化するので、ここではその詳細な説明は省略する
。このため、８−ファンクションＡＬＵ６１のＧ及びＰ
は利用せず、Ｃｎ及びＣｎ＋４のみをキャリジェネレー
ションに使用するものとする。

一般に上述した単純な方式（例えば、ＡＭＤ社のＡｍ２
９０１Ｃタイプ）を使用した場合、Ａ１０１個乃至４個
使用時のシステムクロック周期は第８図に示すようにな
る。

したがって、Ａ１０１個の場合のシステムクロック周期
は５０％デユーティで８０　（ｎ　ＳｅＣ）　。

ＡＬＵ２個の場合は５０％デユーティで１２０（ｎ　ｓ
ｅｃ　＞　、　ＡＬＬＪ３個の場合は５０％デユーティ
で１８０　（ｎ　ｓｅｃ　＞　、　ＡＬＵ４個の場合は
５０％デユーディで２８０　（ｎ　ｓｅｃ　）となる。

上述したように、あるＡＬＵ演算が８ビツトＡＬＵ及び
１６ビツトＡＬＵ双方において同じマイクロプログラム
ステップ数で実行可能であるとずれば、８ビツトＡ１１
ｌでの演算スピードが１６ビツトＡＬＵのものより半分
以下で済むことになる。

次に上記構成の装置の作用を、まず８ビツトＡＬＵ演綽
の場合と、１６ビツト演算スピードの設定とに分け、か
つ、ビット長の設定と、演算スピードの設定とに分けて
説明する。

最初に、８ビツトＡＬＵ演算におけるビット長の設定に
ついて説明する。

まず、ホストコンピュータは、第１のホストコマンドデ
ータレジスタ１２に対し、ビット長を設定するための第
１のホストコマンドデータＡをゼットする。

すると、第１のホストコマンドデータレジスタ１２は、
８ビツトＡＬＵ＠ｉを実行するためにＡＬＵ２個用の演
算ビット長指定コマンドを演算ビット設定部９に送る。

これにより、ＡＬＬＩ５ａ／’＋至５ｄのうち２個（例
えばＡＬＵ５ｃ、５ｄ）が第１のポストコマンドデコー
ダレジスタ１２にセットされ、これら２個のＡＬＵ５Ｇ
、５ｄの出力信号がローとなるとともに、ＡＬＵ５ｃの
キャリ出力がキャリアウドとなるように演算ビット設定
部９のバッファが導通状態となる。

この場合、ＡＬＵ５ｃ、５ｄのシフト演口も併用して実
行しようとすれば、パイプラインレジスタ２から出力さ
れるマイクロコードにより、左シフトか右シフトかを指
定し、これをラッチ信号として左シフトレジスタ１３又
は右シフトレジスタ１４に対しビットシフト方向をｆｒ
ｉｌｌ　Ｉ［ｌするゲート８の制御データをラッチすれ
ばよい。

これにより、ＡＬＵシフト演緯中、指定ビットシフト方
向のゲート８が全て全開となる。

次に同じく８ビツトＡＬＵ演算における演算スピードの
設定について説明する。

この場合には、ホストコンピュータから第２のホストコ
マンドデコーダレジスタ１６に対し、この装置をイネー
ブルにするコマンド（詳細な説明は省略）が送られる。

これにより、第２のホストコマンドデコーダレジスタ１
６から演算スピード設定部１５に対し演算スピード指定
コマンドが送られ、システムクロックセレクタ１８によ
り、システムクロック発生器１７からの４種類の周期を
もったシステムクロックのうち１２０　（ｎ　ｓｅｃ　
）周期のものが選択され、これが演算スピードを設定す
るためのクロックとして各ＡＬＵ５ａ乃至５ｄ、シーケ
ンサ４゜パイプラインレジスタ２に送られる。この結果
、演算部３０ａのＡＬＬＩ５ｃ、５ｄは８ビツト構成で
、かつ、１２０　（ｎ　ｓｅｃ　）のシステムクロック
に基く演算を実行する。

尚、上述した演算スピードの設定は、演算ビット構成の
設定の前、同時、後のいずれの時点でもよい。

次に、１６ビツトＡＬＵ演算を実行する場合には、上述
した８ビツトＡＬＬＩ演算を実行する場合と同様に、第
１のホストコマンドデコーダレジスタ１２及び第２のホ
ストコマンドデコーダレジスタ１６に対し、それぞれＡ
ＬＵ４個用の第１のホストコマンドデータＡ及び２８０
ｎｓｅｃのシステムクロック選択用の第２のホストコマ
ンドデータＢをセットすればよい。

次にこの装置全体の作用を第３図に示すＡＬＬＩ５ｂ乃
至５ｄを用い、かつ、左シフトを行う場合を例にとって
説明する。

この場合には、ホストコンピュータから第１のホストコ
マンドデコーダレジスタ１２に対し１２ビツト長を指定
するための第１のホスト；マントデータＡが、第２のホ
ストコマンドデコーダレジスタ１６に対し、１８０　（
ｎ　ｓｅｃ　）のシステムクロックを選択するための第
２のホストコマンドデータＢがセットされる。

これにより、上述した場合と同様、第１のホストコマン
ドデコーダレジスタ１６の１８０ｎｓｅｃ用の出力がロ
ーとなる。

続いてホストコンピュータがこの装置をイネーブルにす
ると、システムクロックセレクタ１８は１８０　（ｎ　
ＳｅＣ）のシステムクロックを選択し、これを演算スピ
ードを設定するためのクロックとしてＡＬＵ５ｂ乃至５
ｄに送るとともに、シーケンサ４．パイプラインレジス
タ２にも送る。このクロックを取込んだシーケンサ４は
、マイクロプログラムの動作を開始する。

今、１２ビツトＡＬＵ演算（ＡＬＵ５ｂ乃至５ｄ使用）
で左シフト演算を実行するとした場合、マイクロプログ
ラムの中に左シフトのマイクロコード−をセットしてお
けば、この左シフトのマイクロコードにより第１のホス
トコマンドデコーダレジスタ１２からのＡＬＵ３個用の
演算ビット長指定コマンド（ＡＬＵ３個用ロー信号）が
第３図に太線で示す経路で第１乃至第３のＯＲゲート２
１ａ乃至２１Ｇを介して又は直接左シフトレジスタ１３
にラッチされる。

これにより、この左シフトレジスタ１３の出力■、■、
■、■がローとなり、これにそれぞれ対応した各ゲート
８が導通状態となって、１２ビツトでのＡＬＵ演算時に
おける左シフトが可能となる。

尚、１２ビツトＡＬＵ演算を行う場合の右シフトも上述
した場合と同様に行われる。

一方、各ＡＬＵ！：＋ａｒ′Ｊ至５ｄのキャリアウドＣ
ｏ４４−　ＣｎのいずれをＭＳＢキャリとするかを選択
する演算ビット設定部９においては、第１のホストコマ
ンドデコーダレジスタ１２からのＡＬＵ３個用ロー信号
でＬＳＢ側から３番目のＡＬＵ５ｂのキャリを送出でき
るようにゲーティング状態となっている。

尚、以上の説明では述べていないが、ＡＬＵ出力データ
の選択については、ＡＬＵシフトプログラマ１０等から
の信月を利用して、選択されていないＡＬＵ出ノＪを阻
止するようにトライステートゲートをＡＬＵ出力回路に
挿入しておけば実現可能である。

本発明は上述した実施例に限定されるものではなく、そ
の要旨の範囲内で種々の変形実施が可能である。

例えば、上述した実施例では８ビツト、１６ビツトのＡ
ＬＵＵＥ［及び１２ビツトの左シフト演算を行う場合を
主に説明したが、この伯３２ビット。

６４ビツト等任意ビットの高速演算を行う場合にも適用
可能である。

［発明の効果］以上詳述した本発明によれば、処理画像データの演算内
容及び処理スピードをその内容に応じて最も適切な状態
に設定して演算を実行でき、この装置の演算処理機能を
有効に活用できる画像処理装置を提供することができる
。

【図面の簡単な説明】

第１図は本発明の実施例装置のブロック図、第２図は第
１図に示す装置における具体的構成例を示すブロック図
、第３図は第２図に示ず構成で左シフト演停を行う場合
の説明用ブロック図、第４図は木実絶倒装置における演
算部の構成例を示すブロック図、第５図は第４図に示す
演算部のピン記号説明図、第６図は第４図に示す演算部
におけるソースオペランドとＡｌｕｍ能マトリックス、
第７図は第４図に示す演算部におけるＡＬＵデスティネ
ーションコントロールの状態を示す説明図、第８図は４
ビツト、８ビツト、１２ビツト、１６ビツトのシステム
クロックの周期を示す波形図、第９図は従来装置のブロ
ック図である。９・・・演算ビット設定部、１５・・・演算スピード設定部、２０ａ・・・演算制御部、３０ａ・・・演算部。代理人　弁理士　則　　近　　憲　　缶周　　　　　　
大　　　胡　　　典　　　夫第５図

Claims

【特許請求の範囲】

ホストコンピュータから送られる処理画像データに対応
した制御信号に基いて演算スピード指定命令及び演算ビ
ット長指定命令を送出する演算制御部と、所定の単位ビ
ット長を単位としてその演算ビット構成を可変し得る所
要の最大演算機能をもった演算部と、前記演算スピード
指定命令に基き前記演算部における演算スピードを設定
する演算スピード設定部と、前記演算ビット長指定命令
に基き前記演算部における演算ビット構成を設定する演
算ビット設定部とを有し、処理画像データに対応した演
算スピード及び演算ビット構成で演算を実行するように
したことを特徴とする画像処理装置。