JPS6316341A - マイクロプログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報処理装置のマイクロプログラム制御方式に
関し、特にマイクロプログラムのデバグの一手法として
のマイクロプログラムに対するブレークポイントの実現
方法に関する。。

従来の技術 近年情報処理装置の制御方式として、マイクロプログラ
ム制御方式が多用されている。マイクロプログラム制御
方式の特徴としては、情報処理装置の制御部の設計・製
作が系統的に行なえるので設計期間の短縮及び保守の容
易になる点、容易に複雑な機能が実現できる点、機能及
び機能を実現する勤１乍の追加・削除が設計段階で容易
にできる点等が挙げられる。しかし、マイクロプログラ
ム制御方式においても、複雑な機能を実現する為には多
ステップのマイクロプログラムとハードウェアを複雑に
制御するマイクロ命令が必要とされることに変わりはな
い。

第６図は従来のマイクロプログラム制御方式の制御部分
を示す図である。マイクロプロセッサ６００内には制御
部（、ｔ６旧と、この制御記憶６０１からのマイクロ命
令コードを、制御信号６０４を受けてデコードし、マイ
クロオーダ６０３を出力するデコーダ６０２と、デコー
ダ６０２からの制御信号６０６及びプロセッサ６００の
マクロ命令デコーダ（不図示）からの制御信号６０７に
よって制御されながら制御記憶６０１に対しアドレス信
号路６０８を介してアドレスを出力するマイクロ・アド
レス・シーケンサ６０５とが備わっている。

発明が解決しようとする問題点 上記のような構成となっている従来のマイクロプロセッ
サに於けるマイクロプログラム制御方式では、マイクロ
プログラム制御用のハードウェアや、マイクロプロゲラ
・ムからだけアクセス可能であるレジスタ等の諸資源に
ついて、あるマクロ命令のマイクロプログラムの任意の
アドレスに於けるマイクロ命令の実行効果を、前記マイ
クロプロセッサの外部に読出したり、マイクロプログラ
ムからだけアクセス可能である前記諸資源を前記プロセ
ッサ外部から操作する事は不可能であった。

従って、マイクロプロセッサのマクロ命令の動作不良が
検出された時にその不良がマクロ命令に対するマイクロ
プログラムの不良であるのか、マイクロプログラムがア
クセスするハードウェアの不良であるのかを判断する事
が困難であった。

特に、情報処理装置に対して要求される機能が高度化、
複雑化するにつれ、マイクロプログラムにも高度な機能
、複雑な機能が要求されるのでマイクロプログラムのデ
バグ機能を強化する事は高度な情報処理装置を実現する
為に重要である。

問題点を解決するための手段 上記問題点を解決するためのマイクロプログラム制御方
式は、制御記憶と、該制御記憶からの出力を入力とする
デコーダと、該デコーダにより制御されてアドレスを出
力するシーケンサと、該シーケンサから出力されるアド
レスを入力とし前記制御記憶ヘアドレスを出力するアド
レス変換手段と、レジスタと、該レジスタに情報を格納
する手段と、前記レジスタの出力及び前記シーケンサの
出力を人力として両者の一致を検出する手段とを有する
プロ°セブサにおいて、前記一致を検出する手段により
前記シーケンサから出力されたアドレスと前記レジスタ
に格納されていた前記情報が一致した事が検出されると
、前記アドレス変換手段が制御されてアドレスを変換し
て前記制御記憶に対して特別なアドレスを出力する事に
より、前記制御記憶内に設けられた特別な処理ルーチン
へ制御を移す事を特徴とする。

実施例 第１図は本発明のマイクロプログラム制御方式を実行す
るためのプロセッサの１実施例を示す図である。本発明
を実施しているプロセッサ１００はそのインターフェー
ス部１０３から、プロセッサ１００を中心に構成される
情報処理システムのシステム・バスを介してコンソール
１０２との間で情報の授受を行う。インターフェース部
１０３は一部がプロセッサ１００内に、残りがプロセッ
サ１００外にある。

プロセッサ、１００の内部に示した各ブロックは、プロ
セッサ１００の制御部分のみを示している。制御記憶は
アドレス変換器１０５からの出力を受けてマイクロ命令
デコーダ１０６に情報を出力する。デコーダ１０６は制
御記憶１０４からの出力とプロセッサ１００の不図示の
他の部分からの制御信号１０７をデコードしてマイクロ
・オーダ１０８を出力する。マイクロ・アドレス・シー
ケンサ１０９は、マイクロアドレス信号路１１２上にマ
イクロアドレスを出力する。デコーダ１０６で分岐命令
をデコードした場合には分岐先アドレス生成の為の情報
が情報路１１１によりシーケンサ１０９に対して供給さ
れる。また、次のマクロ命令の為のマイクロ・アドレス
生成の情報は不図示のマイクロ命令デコーダから信号路
１１０によりシーケンサ１０９に対して供給される。

次にブレークポイント設定用に必要な／％−ドウエアに
ついて説明する。セット・リセット・フリップ・フロッ
プ（ＳＲ−ＦＦと略記）１１３にはセット入力信号１１
４とリセット人力言号１１５が人力できる。この５Ｒ−
ＦＦ１１３はブレーク・ポイントを行うか行なわないか
を示す信号を信号路１１６に出力するブレークモードＦ
Ｆである。Ｓ　Ｒ７Ｆ　Ｆ１１３０セット、リセットに
ついては後述する。

インターフェイス部１０３のデータはプロセッサ１００
のデータ・バス１１７を介してブレーク・ポイント・ア
ドレス保持用レジスタ１１８に記憶される。

このデータはレジスタ１１８の出力信号路１１９を通っ
て比較器１２０に入力される。比較器１２０の他方の人
力にはアドレス信号路１１２が接続している。

比較器１２０からはこれら２つの人力が一致した時に出
力信号１２１に論理値“１′が出力される。

論理積ゲート１２２には５Ｒ−ＦＦ１１３からの出力信
号と比較器１２０の出力信号が人力される。５Ｒ−ＦＦ
１１３の出力と比較器１２０の出力がともに論理筐゛１
′の時に信号路１２３に論理値゛１゛　（ハイレベル）
を出力する。ある時刻での信号路１２３上の信号は、そ
の時刻でのアドレス信号路１１２上のアドレスがブレー
クポイントに一致している事を示す信号である。

信号路１２３上の信号は１クロツクの遅延素子１２４に
人力される。この結果、信号路１２３上の信号の変化が
１クロツク後に信号路１２５へ伝達される。

信号路１２５はアドレス変換器１０５に接続している。

信号路１２３上の信号を遅延素子１２４により１クロγ
り遅延させた信号である信号路１２５上の信号によりア
ドレス変換器１０５の出力を変化させている理由は、ブ
レーク・ポイントにあるマイクロ命令の実行後に、制御
記憶１０４へのアドレスを切替えて制御を変える為であ
る。

信号路１２３上の信号が論理渣′０′の時つまり、ブレ
ー°り・モードが設定されていないか又はブレーク・モ
ードがセットされていてもアドレス信号路１１２上のア
ドレスがブレーク・ポイントと一致していない時には、
アドレス変換器１０５からは制御記憶１０４に対し、次
のクロックでシーケンサ１０９から出力されるアドレス
をそのまま供給する。信号路１２３上の信号が論理値”
１”の時つまりブレーク・モードが設定されていてアド
レス信号路１１２上のアドレスがブレーク・ポイントと
一致した時には、アドレス変換器１０５からは次のクロ
ックでシーケンサ１０９が出力するアドレスを制御記憶
１０４へ供給せずに、予め決められたアドレスを制御記
憶に対して出力する事により、制御を変更する。

第２図はアドレス変換器１０５の一実施例である。

プロセッサ１００がマイクロプロセッサで、シーケンサ
１０９の出力がダイナミック・バスの方式を採゛用して
いる場合には、ダイナミック・バスの特性を利用して制
御記憶１０４に対し、選択信号１２５によりシーケンサ
１０９からの出力と無関係に特定のアドレスを供給する
事が可能である。アドレス変換器１０５の制御信号１２
５がハイ・レベルにある時に制御記憶１０４の入力のあ
る１ビツトが前記特定のアドレスではハイ・レベルであ
る場合は第２図Ｃａ）を用い、また制御記憶１０４の入
力の他の１ビツトが前記アドレスではロー・レベルであ
る場合には第２図（社）を用いる。

まず第２図（ａ）について説明する。

制御記憶１０４へのアドレス信号路の中のある１ビツト
分の信号路２００は電源２０１とは通過制御トランジス
タ２０３を介して接続している。この通過制御トランジ
スタ２０３は、信号路２０４上の制御信号がロー・レベ
ルにある時に導通状態となり、信号路２０４上の制御信
号がハイ・レベルにある時には遮断状態になる。また、
信号路２００は、直列に接続した通過制御トランジスタ
２０５．２０７を介して接地２０２に接続している。通
過制御トランジスタ２０５は信号路２１１上の制御信号
がロー・レベルにある時に導通状態、ハイ・レベルにあ
る時遮断状態になる。通過制御トランジスタ２０７は信
号路２０８上の制御信号がハイ・レベルの時導通状態、
ロー・°レベルにある時遮断状態になる。信号路２０８
上の制御信号は論理積ゲート２２０の出力であり、信号
路２０９及び信号路２１０上の制御信号により決まる。

信号路２０８上の制御１言号がハイ・レベルどなるのは
信号路２０９上の制御信号がハイ・レベルで信号路２１
０上の制御信号がロー・レベルの場合のみで、上記以外
の組合せの場合は、ロー・レベルである。信号路２０４
には２相クロツクの中の一方を反転した信号、例えばＰ
ＨＩＩを、信号路２０９には信号路２０４のＰＨＩＩに
対してＰＨＩ２を接続する。信号路２１０には制御記憶
１０４からの出力の１ビツト分が接続され、信号路２１
１には、信号路１２５が接続される。

ここで第２図（ａ）の回路の動作を説明する。まず信号
路２１１上の信号がロー・レベルである場合を考える。

この場合には、通過制御トランジスタ２０５は導通状態
にある。ＰＨＩＩのクロックのハイ期間は通過制御トラ
ンジスタ２０３は導通状態で、通過制御トランジスタ２
０７が遮断状態にあるため信号路２００がブリ・チャー
ジされる。次にＰＨＩ２のクロックのハイ期間には、通
過制御トランジスタ２０３は遮断状態であるが、信号路
２１０上の制御記憶１０４の出力の１ビツトの信号がロ
ー・レベルつまり論理流”０′の時には信号路２０８上
の制御信号がハイ・レベルになり通過制御トランジスタ
２０７は導通状態となって、ＰＨＩＩのハイ期間にブリ
・チャージされていた信号路２００上の電荷は導通状態
の通過制御トランジスタ２０５．２０７を通過して接地
２０２へ引込まれ、信号路２００はロー・レベルつまり
論理値′０゛になる。

またＰＨＩ２のクロックのハイ期間に信号路２１０上の
制御記憶１０４の出力の１ビツトの信号がハイ・レベノ
ベつまり論理値′１′の時には、通過制御トランジスタ
２０３．２０７は遮断状態のためＰＨ１１のハイ期間に
ブリ・チャージされていた信号路２００上の電荷は保持
されるので信号路２００はハイ・レベルつまり論理値”
１′となる。

今度は信号路２１１上の信号がハイ・レベルである場合
を考える。この場合には、通過制御トランジスタ２０５
は遮断状態となり、従って信号路２１０の値によりＰＨ
Ｉ２のハイ期間通過制御トランジスタ２０７が導通状態
にあっても遮断状態にあっても信号路２００上はＰＨＩ
２のハイ期間にハイ・レベルに保持される。つまり、シ
ーケンサ１０９がアドレス信号１１２の、ある１ビツト
に”０°を出力しても“１′を出力しても信号路２１１
がハイ・レベルにある時には、第２図（ａ）を実現して
いる制御記憶１０４へのアドレス入力２００は強制的に
′１′となる。

次に第２１１（ｂ）について説明する。

制御記憶１０４へのアドレス信号路の中のある１ビツト
分の信号路２１２は電源２０１とは通過制御トランジス
タ２０３を介して接続している。この通過制御トランジ
スタ２０３は、信号路２０４上の制御信号がロー・レベ
ルにある時に導通状態となり、信号路２０４上の制御信
号がハイ・レベルにある時には遮断状態になる。また、
信号路２１２は、並列に接続した通過制御トランジスタ
２０５．２０７を介して接地２０２に接続している。通
過制御トランジスタ２０５は信号路２１１上の制御信号
がロー・レベルにある時に導通状態、ハイ・レベルにあ
る時遮断状態になる。通過制御トランジスタ２０７は信
号路２０８上の制御信号がハイ・レベルの時導通状態、
ロー・レベルにある時遮断状態になる。信号路２０８上
の制御信号は論理積ゲート２２０の出力であり、信号路
２０９及び信号路２１０上の制御信号により決まる。信
号路２０８上の制御信号がハイ・レベルとなるのは信号
路２０９上の制御信号がハイ・レベルで信号路２１０上
の制御信号がロー・レベルの場合のみで、上記以外の組
合せの場合は、ロー・レベルである。通過制御トランジ
スタ２１３は信号路２０６上の制御信号がハイ・レベル
の時に導通状態、ロー・レベルの時に遮断状態になる。

信号路２０４には２相クロツクの中の一方を反転した信
号、例え１ｆＰＨ１１を、信号路２０９ｉ、ｌｔ信号路
２０４（７）ＰＨＩ　１に対してＰＨ１２を接続する。

信号路２１０には制御記憶１０４からの出力の１ビツト
分が接続され、信号路２１１には、信号路１２５が接続
される。

信号路２１１がロー・レベルにある時には、信号Ｗ８２
０６カロー・レベルとなり通過制御トランジスタ２１３
は遮断状態となり、信号路２１２上の電荷は通過制御ト
ランジスタ２０７の導通・遮断のみによって制御される
。信号路２１１がハイ・レベルにある時には、信号路２
０６はＰＨＩ２のハイ期間だけハイ・レベルになり通過
制御トランジスタ２１３が導通状態となって、信号路２
１２は通過制御トランジスタ２０７の導通・遮断に無関
係に接地されるため、ＰＨＩ２のハイ期間、信号路２１
２にはロー・レベルつまり論理値”０′となる。即ち第
２図ら）において、信号路２１１がノ１イ・レベルにあ
る時にはシーケンサ１０９がアドレス信号路１１２の、
ある１ビツトに０゛を出力しても１゛を出力しても制御
記憶１０４へのアドレス人力２１２は強制的に′０“と
なる。

以上第２図（ａ）、ら）について動作を説明した。制御
記憶１０４からの出力の中の全ビットに対し、第２図（
ａ）、ｂ）のいずれかを適用して、アドレス変換器１０
５は制御信号１２５が論理値′１°を示す時には特定の
アドレスを出力し、制御信号１２５が論理値′０′を示
す時にはシーケンサ１０９が信号器１１２上に出力する
アドレスを出力して制御記憶１０４に供給するようにす
れば、アドレス変換器１０５へのアドレス入力が１系統
で、かつ選択信号が１系統でも、アドレス変換器１０５
からは２種類のアドレスを出力する事ができる。その１
つはシーケンサ１０９からのアドレスであり他の１つは
固定されている前記特定の１つのアドレスである。

シーケンサ１０９と制御記憶１０４との間のアドレス信
号路１１２上に設けるアドレス変換器１０５として第２
図の回路を用いる事により、アドレス信号路１１２の１
ビツト分について通過制御トランジスタ１つがマルチプ
レクサの為のハードウェアとし。

て増加するが、通常制御トランジスタはＬＳＩでは非常
に実現し易いため、マルチプレクサの為のハードウェア
の増加を最小限にする事ができる。

第３図は制御記憶１０４のメモリ・マツプの概念図であ
る。３０１はプロセッサ１００がリセットされた時にシ
ーケンサ１０９が初期化され、アドレス信号路１１２に
出力されるリセット時のアドレス、３１１はリセット直
後にプロセッサ１００の内部の初期化処理を行う初期化
ルーチンである。３０２はデバグの為にブレークしたい
アドレスである。３０３はプロセッサ１００内とプロセ
ッサ外部にあるコンソール１０２との交信を行うモニタ
・ルーチン３１３の先頭アドレスである。

一般に１つのマイクロ命令は、１つのマイクロ・アドレ
スによって制御記憶が出力する１ワ一ド長以内で記述さ
れる。本発明によるマイクロプログラム制御方式に於け
るマイクロ命令１つのマイクロ命令は１つのマイクロ・
アドレスによって制御記憶が出力する１ワ一ド長以内で
記述される。従って、１つのマイクロアドレスを変更す
ると１つのマイクロ命令を完全に変更する事ができる。

本発明によるブレークは制御記憶１０４に対してアドレ
ス変換器１０５が、ブレーク・ポイントにおいてシーケ
ンサ１０９が発行するアドレスの代りにブレーク・ポイ
ントの次のアドレスとしてモニタ３１３の先頭アドレス
３０３を出力することによりモニタ３１３を起動する事
によってなされる。モニタ３１３ではまず先頭番地３０
３にその先頭番地３０３０次の番地への分岐命令が書か
れる。次に、レジスタ１１８の内容をモニタ３１３から
プロセッサ１００のマイクロプログラムの通常の処理に
戻る際に必要とされる戻り番地生成用アドレスとして退
避し、モニタ３１３が処理を行う上で必要とされる／’
％−ドウエアに直前に蓄えられていた情報を退避した後
、インターフェース部１０３を介してプロセッサ１００
外部のコンソール１０２との交信を行う。コンソール１
０２との交信が終了すると、モニタ３１３は、前記の退
避していた情報をもとのハードウェアに書き戻し、最後
に、退避していたレジスタ１１８の内容をもとにプロセ
ッサ１００のマイクロプログラムの通常処理への戻り番
地を生成し、その戻り番地をシーケンサ１０９に与えて
制御を通常処理へ戻す。

モニタ３１３の先頭アドレス３０３に、その先頭アドレ
ス３０３の次のアドレスへの分岐マイクロ命令を書いて
お（のは次のような理由による。即ち、ブレーク・ポイ
ント・アドレス３０２にあるマイクロ命令実行後、アド
レス変換器１０５により制御記憶１０４に対し、モニタ
３１３の先頭番地３０３のアドレスが一人力されるが、
そのアドレス入力だけではシーケンサ１０９が、モニタ
３１３の先頭アドレス３０３に引き続くアドレスを出力
できず、モニタ３１３への制御の移管ができない為であ
る。

モニタ３１３の先頭アドレス３０３にその先頭アドレス
３０３の次のアドレスへの分岐マイクロ命令を書いてお
く事により、ブレーク時にアドレス変換器１０５から制
御記憶１０４に対し、モニタ３１３の先頭アドレス３０
３が供給される。すると制御記憶１０４から、先頭アド
レス３０３の次のアドレスへの分岐−マイクロ命令がデ
コーダ１０６へ出力される。デコーダ１０６は分岐マイ
クロ命令をデコードした後、シーケンサに対し、先頭ア
ドレス３０３の次のアドレスから順次アドレスを出力す
るよう指令する制御（雪路１１１を送り出す。以上の動
作により、ブレークによってプロセッサ１００の制御の
モニタ３１３への移管即ち、モニタの起動が可能となる
。

ここでモニタ３１３によるプロセッサ１００とコンソー
ル１０２との交信の方法の１例を説明する。

コンソール１０２とモニタ３１３の交信の内容は、ブレ
ーク・モードのセット・リセット、ブレークポイント・
アドレス、コンソール１０２へ読出すプロセッサ１００
　内のレジスタ１１８のアドレス、コンソール１０２か
らプロセッサ１００内のレジスタ１１８へ書込むアドレ
スとデータ、モニタ３１３から通常の処理への復帰の５
種類である。モニタ３１３は、コンソール１０２からの
コマンドワードにより前記５種類の交信を識別する。

モニタ３１３とコンソール１０２の交信の規約の一例を
第４図、第５図に示す。第４図はモニタ３１３のコンソ
ール１０２との交信のシーケンスを、第５図はコンソー
ル１０２側の、交信規約に基づくモニタ３１３上のシー
ケンスを示している。

モニタ３１３がコンソール１０２との交信状態に入ると
、まずコンソール１０２からのコマンドを待ち、コンソ
ール１０２から上記５種類の中の１つのコマンドを受取
ると、受取ったコマンドに応じた処理プロシジャへ制御
を移す。

モニタ３１３の内部は３つに大別される。まず、第１段
階はモニタ３１３内で使用するハードウェア資源の内容
の退避である。モニタ３１３による処理のためブレーク
されたアドレスにおいて定まっていたハードウェア資源
の内容が破壊される場合には、破壊される情報をモニタ
３１３の最初の段階で退避しておき、モニタ３１３の最
後の段階で、退避しておいた情報をもとのハードウェア
資源に復帰する事により、モニタ３１３の処理が、プロ
セッサ１００のその後の処理に対して何の影響も残さな
いようにする。

モニタ３１３の第２段階は、プロセッサ１００外部のコ
ンソール１０２との交信である。プロセッサ１００の通
常の処理が、予め定められたブレーク・ポイントでブレ
ークされてモニタ３１３へ制御が移されて、モニタ３１
３によりブレークされたアドレスにおいて定まっていた
レジスタ、ステータス等の値をコンソール１０２との交
信によってプロセッサ１００の外へ読出す事によってマ
イクロプログラムの正当性を評価する事が可能となる。

又、コンソール１０２からモニタ３１３によってデータ
をレジスタ等へ設定する事によりデバグが可能となる。

モニタ３１３の第３段階は、退避したデータの復帰と、
モニタ３１３から通常の処理への復帰である。

モニタ３１３からの復帰とは、モニタ３１３へ制御を移
したアドレスの次のアドレスへの復帰である。

本発明ではモニタ３１３へ制御を移したアドレス３０２
は、モニタ３１３へ制御を移した直後にレジスタ１１８
に格納されており、モニタ３１３の最初の処理で退避さ
れているため、モニタ３１３が認識する事ができる。従
ってそのアドレス３０２に１を加えたアドレスつまりア
ドレス３０２の次のアドレスへの分岐マイクロ命令をモ
ニタ３１３の最終アドレスに置き、その分岐マイクロ命
令が実行される事によってモニタ３１３から通常の処理
への復帰がなされる。

初期化ルーチン３１１では、プロセッサ１００内の各部
分は通常の初期化がなされるが、本発明によりブレーク
の為に新たに設けられたハードウェアに対する初期化は
、プロセッサ１００全体に対するリセット信号によりハ
ードウェア的に行う。アクティブになったリセット信号
によりブランチ・モード５Ｒ−ＦＦ１１３をリセットし
、同時にブレーク・ポイント・アドレス保持用レジスタ
１１８に既知の特定の泣をセットする。リセット信号に
より、初期化ルーチン３１１が起動されるが、初期化ル
ーチンの中で一度モニク３１３をコールする。初期化ル
ーチンの中でのモニタ３１３のコールによりコンソール
１０２との交信を行い、例えばブレーク・モードの設定
とブレーク・ポイントの設定を行う。

即ちモニタ３１３のｂ−ルは、リセット直後の初期化段
階と、ブレーク・ポイントでのブレークにおいてなされ
る。

次に第１図のハードウェア構成、第３図に示した制御記
憶１０４内に設けられた初期化ルーチン及びモニタを参
照してブレークの動作について説明する。

アドレス変換器１０５は、選択信号１２５が論理値′１
′を示す時に、シーケンサ１０９からの出力に拘らず制
御記憶１０４に対し、モニタ３１３の先頭アドレス３０
３を出力するように設計する。

まず、プロセッサ１００に対するリセット信号により起
動される初期化ルーチン内でブレーク動作は起動される
。

モニタ３１３でのプロセッサ外部との交信により、ブレ
ーク・モードが設定される。次いでアドレス３０２でブ
レークするようブレーク・ポイント・アドレス保持用レ
ジスタ１１８にアドレスが設定され、復帰コマンドによ
りプロセッサ１００が通常の処理を開始する。シーケン
サ１０９から次々に送り出されるアドレスはアドレス信
号路１１２を介し制御記憶１０４及び比較器１２０へ供
給される。比較器１２０ではレジスタ１１８の内容とア
ドレス信号路１１２上のアドレスを比較する。両者が一
致しない時には信号路１２１上に論理値′０゛を出力す
る。この結果アドレス変換器１０５の選択信号路１２５
上は、１クロツク遅れて論理値゛０′となるため、制御
記憶１０４には、シーケンサ１０９から出力されるアド
レスがアドレス変換器１０５を介して人力される。

比較器１２０において、アドレス信号路１１２上のアド
レスがレジスタ１１８の内容と一致すると、信号路１２
１上に論理値゛１”が出力される。ブレーク・モード５
Ｒ−ＦＦ１１３は既にセットされているため、信号路１
２１上に論理１直′１″が出力されれば、信号路１２３
上は論理値°１゛となる。信号路１２３上の信号の変化
からは１クロツク遅れて信号路１２５上の信号が論理値
′１”となり、アドレス変換器１０５により制御記憶１
０４に対しモニタ３１３の先頭アドレス３０３が供給さ
れてモニタ３１３が起動される事によって、保持されて
いたブレーク・ポイントによりプロセッサ１００のブレ
ーク・ポイントに当たるアドレスまでの一連の処理のブ
レークがなされる。

モニタ３１３の第１段階である、レジスタ１１８に格納
されていたブレーク・ポイント・アドレスの戻り番地生
成の為の退避及び諸情報の退避、第２段階である、コン
ソール１０２との交信によるプロセッサ１００内部のレ
ジスタ類の内容のコンソール１０２への読出し、コンソ
ール１０２からのプロセッサ１００内部レジスタの操作
、又ブレーク・モードのセット、リセット及びブレーク
・ポイントの再設定が終了すると、コンソール１０２か
らの復帰コマンドによりモニタ３１３の第３段階である
、退避していた前記諸情報の復帰及び戻り番地生成のた
めに退避していた前記レジスタ１１８の内容をもとにし
た戻り番地の生成とその戻り番地への分岐マイクロ命令
の実行を行うことにより、ブレークされたアドレスの次
のアドレスから再びプロセッサ１００の通常の処理を再
開する事ができる。

つまり、本発明によればモニタ３１３によりプロセッサ
１００外部からマイクロ・プログラムに対してブレーク
・ポイントを設定する事ができ、ブレーク用ハードウェ
アによりブレーク・ポイントにあるマイクロ命令の実行
後に一連のマイクロプログラムの処理をブレークしてモ
ニタ３１３へ制御を移す事が可能になる。モニタ３１３
ではプロセッサ１００内の諸費源を直接操作する事がで
きるので、プロセッサ１００の内部状態を知る事も可能
であるため、プロセッサ１００のマイクロプログラムの
デバグが可能になる。

発明の詳細 な説明したように本発明は、プロセッサにおいてブレー
ク用ハードウェア及び制御記憶内にモニタ３１３のよう
な特殊処理ルーチンを設ける事により、ブレーク・ポイ
ントのあるマイクロ命令実行後マイクロプログラムの一
連の処理を中断して特殊処理ルーチンに制御を移す事が
できる。この特殊ルーチンで一連のマイクロプログラム
をブレークし、さらに、プロセッサ外部との交信を行う
ことによりブレーク・ポイントにおけるプロセッサ内部
資源をプロセッサ外部から操作する事が可能になるため
、プロセッサのマイクロプログラムのデバグが可能にな
るという効果がある。

【図面の簡単な説明】

第１図は本発明の１つの実施例を示す図であり、第２図
は第１図に示したアドレス変換器１０５の１実施例であ
り、 第３図は制御記憶１０４のメモリ・マツプの概念図であ
り、 第４図はモニタ３１３のコンソール１０２との交信シー
ケンスであり、 第５図はコンソール１０２におけるモニタ３１３との交
信シーケンスであり、 第６図は従来のマイクロプログラム制御方式に必要とさ
れるハードウェアの概念を示す図である。 （主を参照番号） １００・・本発明を実施しているプロセッサ、１０１・
・プロセッサ１００を中心に構成される情１［１システ
ムのシステムバス、 １０２・・コンソーノベ １０３・・コンソール１０２とプロセッサ１００との間
で情報を授受するためのインターフ ェイス部、 ｉ０４・・制御記憶、　　１０５・・アドレス変換器、
１０６・・マイクロ命令デコーダ、 １０７・・デコーダ１０６に対する人力制御信号、１０
８・・デコーダ１０６からの出力信号、１０９・・マイ
クロ・アドレス・シーケンサ、１１０・・マイクロ・ア
ドレス・シーケンサに対する制御信号入力、 １１１・゛・デコーダ１０６からシーケンサへの制御信
号入力、 １１２・・マイクロ・アドレス用信号路、１１３・・セ
ット・リセット・フリップ・フロップ（ＳＲ−ＦＦ）、 １１４・・５Ｒ−ＦＦ１１３のセット制御信号入力、１
１５・・５Ｒ−ＦＦ１１３のリセット制御信号入力、１
１６・・５Ｒ−ＦＦ１１３の出力、 １１７・・プロセッサ１００の内部データバス、１１８
・・ブレーク・ポイント・アドレス保持用レジスタ、 １１９・・レジスタ１１８からの出力信号路、１２０・
・比較器、 １２１・・比較器１２０の一致信号出力、１２２・・５
Ｒ−ＦＦ１１３の出力１１６及び比較器１２０の一致信
号出力１２１を入力とする論理積ゲート、 １２３・・論理積ゲート１２２の出力、１２４・・１ク
ロツク遅延素子、 １２５・・アドレス変換器１０５０制御入力、２００・
・アドレス変換器１０５の出力の１ビツト、２０１・・
電源、　　　２０２・・接地、２０４・・クロック信号
による通過制御トランジスタ２０３の制御信号、 ２０５・・通過制御トランジスタ、 ２０６・・通過制御トランジスタ２１３の制御信号、２
０７・・通過制御トランジスタ、 ２０８・・通過制御トランジスタ２０７の制御信号、２
０９・・２０４とは逆相のクロック信号、２１０・・ア
ドレス信号路１１２の中の１ビツト、２１１・・アドレ
ス変換器１０５０制御信号、２１２・・アドレス変換器
１０５の出力の１ビツト、２１３・・通過制御トランジ
スタ、 ２２０、２２１　　・・論理積ゲート、３０１・・初期
化ルーチン３１１の先頭アドレス、３０２・・ブレーク
したいアドレス、 ３０３・・モニタ３１３の先頭アドレス、３１１・・初
期化ルーチン、 ３１３・・モニタ・ルーチン、 ６００・・プロセッサ、　　６０１・・制御記憶、６０
２・′・デコーダ、 ６０３・・デコーダ６０２により生成されるマイクロオ
ーダ、 ６０４・・デコーダ６０２に入力される制御信号、６０
５・・マイクロアドレス・シーケンサ、６０６・・デコ
ーダ６０２からシーケンサ６０５への制御信号入力、

Claims (1)

【特許請求の範囲】
1. 制御記憶と、該制御記憶からの出力を入力とするデコー
   ダと、該デコーダにより制御されてアドレスを出力する
   シーケンサとを備えるプロセッサにおいて、該プロセッ
   サは、前記シーケンサから出力されるアドレスを入力と
   し前記制御記憶へアドレスを出力するアドレス変換手段
   と、レジスタと、該レジスタに情報を格納する手段と、
   前記レジスタの出力及び前記シーケンサの出力を入力と
   して両者の一致を検出する手段とをさらに有し、該一致
   を検出する手段は、前記シーケンサから出力されたアド
   レスと前記レジスタに格納されていた前記情報が一致し
   た事を検出した場合には前記アドレス変換手段を制御し
   アドレスを変換させ、前記制御記憶に対して特別なアド
   レスを出力させる事により前記制御記憶内に設けた特別
   な処理ルーチンへ制御を移す事を特徴とするマイクロプ
   ログラム制御方式。