JPS63164618A - デジタル・フエ−ズ・ロツクド・ル−プ回路 - Google Patents
デジタル・フエ−ズ・ロツクド・ル−プ回路Info
- Publication number
- JPS63164618A JPS63164618A JP61312072A JP31207286A JPS63164618A JP S63164618 A JPS63164618 A JP S63164618A JP 61312072 A JP61312072 A JP 61312072A JP 31207286 A JP31207286 A JP 31207286A JP S63164618 A JPS63164618 A JP S63164618A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- clock
- phase
- counter
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、自動制御回路の１つであるデジタル・フェー
ズ・ロックド・ループ回路に関するものである。
ズ・ロックド・ループ回路に関するものである。
従来の技術
近年、フェーズ・ロックド・ループ回路は、信頼性、経
時安定性を確保するために、デジタル化されることが多
（なっている。
時安定性を確保するために、デジタル化されることが多
（なっている。
以下図面を参照しながら、上述したデジタル・フェーズ
・ロックド・ループ回路の一例について説明する。
・ロックド・ループ回路の一例について説明する。
第３図及び第４図は従来のデジタル・フェーズ・ロック
ド・ループ回路の構成を示すブロック図である。ｉ３図
において１は位相比較器、３はｍ進すングカウンタ、４
３はｍ進アップダウンカウンタ、４４はｍ−１セレクタ
である。位相比較器Ｉは、人力信号Ｓとクロックにとを
入力し、位相差信号を出力し、ｍ進アップダウンカウン
タは、前記位相差信号を入力してカウントアツプ又はダ
ウンを行い、そのカウント値を出力する。ｍ−１セレク
タは前記カウント値に応じてｍ進すングカウンタの出力
を選択しクロックとして出力する。
ド・ループ回路の構成を示すブロック図である。ｉ３図
において１は位相比較器、３はｍ進すングカウンタ、４
３はｍ進アップダウンカウンタ、４４はｍ−１セレクタ
である。位相比較器Ｉは、人力信号Ｓとクロックにとを
入力し、位相差信号を出力し、ｍ進アップダウンカウン
タは、前記位相差信号を入力してカウントアツプ又はダ
ウンを行い、そのカウント値を出力する。ｍ−１セレク
タは前記カウント値に応じてｍ進すングカウンタの出力
を選択しクロックとして出力する。
第４図は、第３図におけるｍ−１セレクタ４４及びｍ進
すングカウンタのより詳細な回路図である。
すングカウンタのより詳細な回路図である。
第４図において、３１は８ビツトシフトレジスタ、３２
はインバータ、４４は８−１セレクタである。
はインバータ、４４は８−１セレクタである。
以上の様に構成されたデジタル・フェーズ・ロックド・
ループ回路の動作を以下に説明する。
ループ回路の動作を以下に説明する。
位相比較器１は、入力信号Ｓとクロックにの位相を比較
し、位相差に応じた位相差信号をｍ進アップダウンカウ
ンタ４３に出力する。例えば、クロックにの位相が入力
信号Ｓに対して進んでいる場合は、位相差信号としてカ
ウントアツプ信号がアップダウンカウンタ４３に入力さ
れ、ｍ進アップダウンカウンタ４３は、その値を１つカ
ウントアツプする。アップダウンカウンタ４３のカウン
ト値は、ｍ−１セレクタ４４のセレクト信号ＳＥＬとし
て働く。第４図に示す如く、今ｍ＝８の場合、ｍ進すン
グカウンタは、８ビツトシフトレジスタとその４ビツト
目Ｑ４の出力を反転して帰還するインバータ３２とで構
成される。例えば、初期値として、シフトレジスタ３１
の内部状態が全てφであったとすると、第５図に示す如
く、その内部状態は８クロツクを周期に巡環する。
し、位相差に応じた位相差信号をｍ進アップダウンカウ
ンタ４３に出力する。例えば、クロックにの位相が入力
信号Ｓに対して進んでいる場合は、位相差信号としてカ
ウントアツプ信号がアップダウンカウンタ４３に入力さ
れ、ｍ進アップダウンカウンタ４３は、その値を１つカ
ウントアツプする。アップダウンカウンタ４３のカウン
ト値は、ｍ−１セレクタ４４のセレクト信号ＳＥＬとし
て働く。第４図に示す如く、今ｍ＝８の場合、ｍ進すン
グカウンタは、８ビツトシフトレジスタとその４ビツト
目Ｑ４の出力を反転して帰還するインバータ３２とで構
成される。例えば、初期値として、シフトレジスタ３１
の内部状態が全てφであったとすると、第５図に示す如
く、その内部状態は８クロツクを周期に巡環する。
アップダウンカウンタ４３の初期値が１で８−１セレク
タ４４がシフトレジスタ３１の出力Ｑｌ （第５図（
ａ））を選択し、クロックＫ（第５図（ｇ））として出
力しているとする。この時、位相比較器１からカウント
アツプ信号が出力され、アンプダウンカウンタ４３の値
が２になると、８−１セレクタ４４はシフトレジスタ３
１の出力Ｑ２ （第５図（ｂ））を選択する様に切り替
えられ、クロックＫ（第５図（１））は第５図に示す如
く、位相が８分の１遅れる。
タ４４がシフトレジスタ３１の出力Ｑｌ （第５図（
ａ））を選択し、クロックＫ（第５図（ｇ））として出
力しているとする。この時、位相比較器１からカウント
アツプ信号が出力され、アンプダウンカウンタ４３の値
が２になると、８−１セレクタ４４はシフトレジスタ３
１の出力Ｑ２ （第５図（ｂ））を選択する様に切り替
えられ、クロックＫ（第５図（１））は第５図に示す如
く、位相が８分の１遅れる。
同様にして、クロックにの位相が入力信号Ｓに対して遅
れている場合は、位相比較器ｌはカウントダウン信号を
出力し、アップダウンカウンタ４３の値は１つカウント
ダウンし、８−１セレクタ４４はクロックにの位相が８
分の１進む様に、シフトレジスタ３１の出力を切替える
。
れている場合は、位相比較器ｌはカウントダウン信号を
出力し、アップダウンカウンタ４３の値は１つカウント
ダウンし、８−１セレクタ４４はクロックにの位相が８
分の１進む様に、シフトレジスタ３１の出力を切替える
。
以上説明した様にして、デジタル・フェーズ・ロックド
・ループ回路は、入力信号の位相に同期したクロックＫ
を出力することができる。
・ループ回路は、入力信号の位相に同期したクロックＫ
を出力することができる。
発明が解決しようとする問題点
しかしながら、上記の様な構成では、リングカウンタで
マスタークロツタの分周を行っている為に、分周数ｍが
大きくなると、それに比例してリングカウンタが大きく
なると云う問題点と、クロックの位相をシフトして入力
信号の変化に追従する為に、余り大きな周波数変化には
追従できないと云う問題点とを有していた。
マスタークロツタの分周を行っている為に、分周数ｍが
大きくなると、それに比例してリングカウンタが大きく
なると云う問題点と、クロックの位相をシフトして入力
信号の変化に追従する為に、余り大きな周波数変化には
追従できないと云う問題点とを有していた。
本発明は上記問題点に鑑み、回路規模が小さくてしかも
、入力の周波数変化に追従できるデジタル・フェーズ・
ロックド・ループ回路を提供するものである。
、入力の周波数変化に追従できるデジタル・フェーズ・
ロックド・ループ回路を提供するものである。
問題点を解決するための手段
上記問題点を解決する為に本発明のデジタル・フェーズ
・ロックド・ループ回路は、入力信号とクロックとの位
相を比較して位相差信号を出力する位相比較器と、前記
位相差信号とクロックを入力して２種の分周数を交互に
出力し、両者の出力ひん度を前記位相差信号の値に応じ
て変更するループフィルタと、前記分周数でマスターク
ロックを分周してクロックを出力するプログラマブル・
カウンタを備えたものである。
・ロックド・ループ回路は、入力信号とクロックとの位
相を比較して位相差信号を出力する位相比較器と、前記
位相差信号とクロックを入力して２種の分周数を交互に
出力し、両者の出力ひん度を前記位相差信号の値に応じ
て変更するループフィルタと、前記分周数でマスターク
ロックを分周してクロックを出力するプログラマブル・
カウンタを備えたものである。
作用
本発明は上記した構成によって、マスタークロックの分
周にプログラマブル・カウンタを用いているので分周数
ｍが増加しても回路規模はｌｏｇ、ｍの増加に押さえら
れ、かつ分周数を変えることで任意の範囲で周波数追従
することが可能となる。
周にプログラマブル・カウンタを用いているので分周数
ｍが増加しても回路規模はｌｏｇ、ｍの増加に押さえら
れ、かつ分周数を変えることで任意の範囲で周波数追従
することが可能となる。
実施例
以下本発明の一実施例のデジタル・フェーズ・ロックド
・ループ回路について、図面を参照しながら説明する。
・ループ回路について、図面を参照しながら説明する。
第１図は本発明の一実施例におけるデジタル・フェーズ
・ロックド・ループ回路のブロック図を示すものである
。図において、１は位相比較器、２はループフィルタ、
３はプログラマブル・カウンタで、プログラマブル・カ
ウンタ３の出力するクロックが、位相比較器！及びルー
プフィルタ２に入力される。
・ロックド・ループ回路のブロック図を示すものである
。図において、１は位相比較器、２はループフィルタ、
３はプログラマブル・カウンタで、プログラマブル・カ
ウンタ３の出力するクロックが、位相比較器！及びルー
プフィルタ２に入力される。
以上のように構成されたデジタル・フェーズ・ロックド
・ループ回路について、以下第１図及び第２図を用いて
その動作を説明する。
・ループ回路について、以下第１図及び第２図を用いて
その動作を説明する。
まず第２図は、ループフィルタのより詳細なブロック図
であり、２１は積分器、２２は加算器、２３は周波数制
御信号出力テーブル、２４はｎ進カウンタである。
であり、２１は積分器、２２は加算器、２３は周波数制
御信号出力テーブル、２４はｎ進カウンタである。
位相比較器１は、入力信号を基準としてクロックの位相
を比較し、位相の進み又は遅れと、その量を示す値を位
相差信号として出力する。ループフィルタ２は、位相差
信号を入力し、この値を積分する積分器２Ｉと、その出
力と位相差信号を加算する加算器２２と、加算器出力の
値によって２種の分周数とその出力ひん度の比を決定し
、その比に従って、２種の分周数の値を交互に出力する
周波数制御信号出力テーブル２３と、前記２種の分周数
の値を切換えるタイミングをクロックから発生するｎ進
カウンタ２４とにより構成される。
を比較し、位相の進み又は遅れと、その量を示す値を位
相差信号として出力する。ループフィルタ２は、位相差
信号を入力し、この値を積分する積分器２Ｉと、その出
力と位相差信号を加算する加算器２２と、加算器出力の
値によって２種の分周数とその出力ひん度の比を決定し
、その比に従って、２種の分周数の値を交互に出力する
周波数制御信号出力テーブル２３と、前記２種の分周数
の値を切換えるタイミングをクロックから発生するｎ進
カウンタ２４とにより構成される。
例えば、入力信号に対して、クロックの周波数が低く、
位相比較器１が、位相差信号として位相遅れ量−１を出
力したとする。今、２種の分周数として、７と８が選ば
れており、ｎ進カウンタ２４により、ｎクロックの間に
各々、交互にｎ ／ ２回７ずつループフィルタ２より
周波数制御信号として出力されていたとすると、上記位
相差信号がループフィルタ２に人力された時点で、分周
数７の出力ひん度はｎ／２ ＋１回に、８の出力ひん度
はｎ／２−１回に変更される。従って、プログラマブル
・カウンタ３の出力するクロックの平均周波数は、約１
／７．５ｎだけ上り、入力信号周波数に近づ（。
位相比較器１が、位相差信号として位相遅れ量−１を出
力したとする。今、２種の分周数として、７と８が選ば
れており、ｎ進カウンタ２４により、ｎクロックの間に
各々、交互にｎ ／ ２回７ずつループフィルタ２より
周波数制御信号として出力されていたとすると、上記位
相差信号がループフィルタ２に人力された時点で、分周
数７の出力ひん度はｎ／２ ＋１回に、８の出力ひん度
はｎ／２−１回に変更される。従って、プログラマブル
・カウンタ３の出力するクロックの平均周波数は、約１
／７．５ｎだけ上り、入力信号周波数に近づ（。
逆にクロック周波数が高い場合は、逆の動作によってク
ロック周波数は下げられる。周波数差が大きく異なる場
合は、位相比較が行われる度にクロック周波数は約１／
７．５ｎずつ、周波数が等しくなるまで変化してゆく。
ロック周波数は下げられる。周波数差が大きく異なる場
合は、位相比較が行われる度にクロック周波数は約１／
７．５ｎずつ、周波数が等しくなるまで変化してゆく。
ｎの値を適当に選ぶことにより、周波数のきざみはい（
らでも小さくすることができる。又、分周数の値を変更
することで周波数を太き（変えることができる。
らでも小さくすることができる。又、分周数の値を変更
することで周波数を太き（変えることができる。
分周数をいくらまでにするか、又、２種の分周数の値を
いつ切換えるかは、前もって周波数制御信号出力テーブ
ル２３に書かれｔいるので、加算器２２及び、ｎ進カウ
ンタ２４の出力値に従ってその値を選択し出力すれば良
い。
いつ切換えるかは、前もって周波数制御信号出力テーブ
ル２３に書かれｔいるので、加算器２２及び、ｎ進カウ
ンタ２４の出力値に従ってその値を選択し出力すれば良
い。
プログラマブル・カウンタ３は、ループフィルタ２の出
力する値を分周数としてマスタークロックを分周するの
で、その回路規模は、分周数の最大値をｍとすると、ｌ
ｏｇｚｍに比例するが、ｍ進すングカウンタは、ｍに比
例するので、プログラマブル・カウンタの方が回路規模
を小さくすることができる。
力する値を分周数としてマスタークロックを分周するの
で、その回路規模は、分周数の最大値をｍとすると、ｌ
ｏｇｚｍに比例するが、ｍ進すングカウンタは、ｍに比
例するので、プログラマブル・カウンタの方が回路規模
を小さくすることができる。
以上のように、本実施例によれば、入力信号とクロック
の位相を比較して、位相差信号を出力する位相比較器と
、前記位相差信号とクロックを入力して２種の分周数を
交互に出力し、両者の出力びん度を前記位相差信号の値
に応じて変更するループフィルタと、前記分周数の値に
応じてマスタークロックを分周してクロックとして出力
するプログラマブルカウンタとを設けることにより、少
ない回路規模でクロック周波数を変化させる時のきざみ
を十分小さくできると共に、周波数変化の巾を十分大き
くとることができる。
の位相を比較して、位相差信号を出力する位相比較器と
、前記位相差信号とクロックを入力して２種の分周数を
交互に出力し、両者の出力びん度を前記位相差信号の値
に応じて変更するループフィルタと、前記分周数の値に
応じてマスタークロックを分周してクロックとして出力
するプログラマブルカウンタとを設けることにより、少
ない回路規模でクロック周波数を変化させる時のきざみ
を十分小さくできると共に、周波数変化の巾を十分大き
くとることができる。
なお、本実施例では、位相比較器は排他論理和回路及び
、フリ７プフロフプ、カウンタ等で容易に構成できるの
で、詳細な説明は省略した。
、フリ７プフロフプ、カウンタ等で容易に構成できるの
で、詳細な説明は省略した。
又、積分器は、アップ・ダウン・カウンタ又は、アキュ
ムレータ等で具体的には実現される。
ムレータ等で具体的には実現される。
さらに、ｍ進カウンタは、入力値を初期値とするダウン
カウンタや、入力値とカウンタ値の一致を検出してクリ
ヤ信号を出力する排他論理和回路と、アップカウンタ等
により容易に構成される。
カウンタや、入力値とカウンタ値の一致を検出してクリ
ヤ信号を出力する排他論理和回路と、アップカウンタ等
により容易に構成される。
発明の効果
以上のように本発明は、周波数制御信号出力テーブルと
、プログラマブル・カウンタを設けることにより、ｍ進
すングカウンタより回路規模の小さいプログラマブルカ
ウンタを用いて、十分小さい周波数きざみ巾と、十分広
い周波数変化中を持ったデジタル・フェーズ・ロックド
・ループ回路を実現することができる。
、プログラマブル・カウンタを設けることにより、ｍ進
すングカウンタより回路規模の小さいプログラマブルカ
ウンタを用いて、十分小さい周波数きざみ巾と、十分広
い周波数変化中を持ったデジタル・フェーズ・ロックド
・ループ回路を実現することができる。
第１図は本発明の一実施例におけるデジタル・フェーズ
・ロックド・ループ回路のブロック図、第２図はループ
フィルタのより詳細なブロック図、第３図は、従来のデ
ジタル・フェーズ・ロックド・ループ回路のブロック図
、第４図はｍ−１セレクタ及びｍ進すングカウンタのよ
り詳細な回路図、第５図は、第３図及び第４図の動作を
示すタイミング図である。 ２・・・・・・ループフィルタ、３・・・・・・プログ
ラマブル・カウンタ、２３・・・・・・周波数制御信号
出力テーブル、２４・・・・・・ｎ進カウンタ。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図
・ロックド・ループ回路のブロック図、第２図はループ
フィルタのより詳細なブロック図、第３図は、従来のデ
ジタル・フェーズ・ロックド・ループ回路のブロック図
、第４図はｍ−１セレクタ及びｍ進すングカウンタのよ
り詳細な回路図、第５図は、第３図及び第４図の動作を
示すタイミング図である。 ２・・・・・・ループフィルタ、３・・・・・・プログ
ラマブル・カウンタ、２３・・・・・・周波数制御信号
出力テーブル、２４・・・・・・ｎ進カウンタ。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図
Claims (3)
- （１）入力信号とクロックの位相を比較して位相差信号
を出力する位相比較器と、前記位相差信号とクロックを
入力して周波数制御信号を出力するループフィルタと、
前記周波数制御信号に応じて分周数を変えてマスターク
ロックを分周してクロックを出力するプログラマブル・
カウンタとにより構成されることを特徴とするデジタル
・フェーズ・ロックド・ループ回路。 - （２）プログラマブル・カウンタは、ループフィルタの
出力する周波数制御信号の値を分周数として動作するｍ
進カウンタにより構成されることを特徴とする特許請求
の範囲第（１）項記載のデジタル・フェーズ・ロックド
・ループ回路。 - （３）ループフィルタは、２種の分周数を交互に出力し
、両者の出力ひん度の比を位相差信号の値に応じて変更
することを特徴とする特許請求の範囲第（１）項または
第（２）項のいずれかに記載のデジタル・フェーズ・ロ
ックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312072A JPS63164618A (ja) | 1986-12-26 | 1986-12-26 | デジタル・フエ−ズ・ロツクド・ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312072A JPS63164618A (ja) | 1986-12-26 | 1986-12-26 | デジタル・フエ−ズ・ロツクド・ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164618A true JPS63164618A (ja) | 1988-07-08 |
Family
ID=18024893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61312072A Pending JPS63164618A (ja) | 1986-12-26 | 1986-12-26 | デジタル・フエ−ズ・ロツクド・ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164618A (ja) |
-
1986
- 1986-12-26 JP JP61312072A patent/JPS63164618A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0766403B1 (en) | Variable frequency divider | |
| JPS62230118A (ja) | デジタル位相同期ル−プ回路 | |
| US4668917A (en) | Phase comparator for use with a digital phase locked loop or other phase sensitive device | |
| JPH0789615B2 (ja) | 周波数シンセサイザ−回路 | |
| JPH0292021A (ja) | ディジタルｐｌｌ回路 | |
| US4494243A (en) | Frequency divider presettable to fractional divisors | |
| JPH09312567A (ja) | Ｐｌｌ周波数シンセサイザの制御回路 | |
| JPS5957530A (ja) | 位相同期回路 | |
| EP1005164B1 (en) | Variable frequency divider | |
| JP3305587B2 (ja) | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ | |
| EP0490178A1 (en) | Lock detector for a digital phase locked loop | |
| EP1020994A1 (en) | PLL with variable (N+1/2) frequency dividing ratio | |
| GB2052815A (en) | Digital frequency multiplier | |
| JP3239945B2 (ja) | クロック切替調整方法及び回路 | |
| JPS61248635A (ja) | デイジタル位相同期回路 | |
| JPH042216A (ja) | 周波数変換回路 | |
| EP0475468A2 (en) | Phase comparator for a digital phase locked loop | |
| JP3175217B2 (ja) | デジタルｐｌｌ回路 | |
| JPH01228325A (ja) | ディジタル位相周期ループ回路 | |
| JPH09321747A (ja) | 位相同期回路及びマンチェスタ符号化信号識別回路 | |
| KR0158654B1 (ko) | 디지털 위상 동기 루프의 양자화 오차 제거 회로 | |
| CN114337661A (zh) | 基于pll电路的小数分频和动态移相系统 | |
| JP2531805B2 (ja) | デジタルｐｌｌ回路 | |
| JP2979811B2 (ja) | クロック出力回路 | |
| JPS6173422A (ja) | 同期回路 |