JPS63169064A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63169064A JPS63169064A JP35187A JP35187A JPS63169064A JP S63169064 A JPS63169064 A JP S63169064A JP 35187 A JP35187 A JP 35187A JP 35187 A JP35187 A JP 35187A JP S63169064 A JPS63169064 A JP S63169064A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance
- compound semiconductor
- low
- lab6
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体トランジスタに係り。
特に大規模集積化に好適な、ゲート電極構造を有する半
導体装置に関する。
導体装置に関する。
ヒ化ガリウム（ＧａＡｓ ）等の化合物半導体を基板と
して用いたショットキー障壁ゲート型電界効果トランジ
スタ（ＭＥＳＦＥＴ）による集積回路或いは高周波素子
の製造方法の一つとして、ゲート１！極をマスクにして
イオン打込みし、ソース及びドレインの低抵抗領域を形
成する自己整合法が広く用いられている。この方法によ
れば、ＭＥＳＦＥＴのソース寄生抵抗を容易に低減する
ことができ。
して用いたショットキー障壁ゲート型電界効果トランジ
スタ（ＭＥＳＦＥＴ）による集積回路或いは高周波素子
の製造方法の一つとして、ゲート１！極をマスクにして
イオン打込みし、ソース及びドレインの低抵抗領域を形
成する自己整合法が広く用いられている。この方法によ
れば、ＭＥＳＦＥＴのソース寄生抵抗を容易に低減する
ことができ。
高速の論理集積回路や高周波素子を再現性良く製造する
ことができる。ただしこの製造方法では。
ことができる。ただしこの製造方法では。
打ち込んだイオンを活性化するために、７００Ｃ〜９０
０Ｃ程度の熱処理を必要とし、その際にゲート電極と化
合物半導体基板の界面が劣化しないことが必要である。
０Ｃ程度の熱処理を必要とし、その際にゲート電極と化
合物半導体基板の界面が劣化しないことが必要である。
これまでに、この要求を満足する畠耐熱性のゲー）％極
材料として六硼化ランタン（ＬａＢｓ ）に代表される
希土類元素の六硼化物が提案されている（特願昭５９−
２１２７３０）。
材料として六硼化ランタン（ＬａＢｓ ）に代表される
希土類元素の六硼化物が提案されている（特願昭５９−
２１２７３０）。
ＬａＢ８は化学的に安定であるのみならず。
ＧａＡＳと熱膨張係数が殆ど等しい、電子ビームによっ
て簡単に蒸着できるなどの優れた性質を持つ。さらにＬ
ａＢ６とＧａＡＳのショットキー障壁高さは０．９ｖと
他の高耐熱性ゲート材料１例えばタングステンシリサイ
ド（ＷＳｉｘ）、タングステンアルミニウム（ＷＡ／）
より０．１ｖ以上高く、論理回路の高集積化に特に適し
ている。
て簡単に蒸着できるなどの優れた性質を持つ。さらにＬ
ａＢ６とＧａＡＳのショットキー障壁高さは０．９ｖと
他の高耐熱性ゲート材料１例えばタングステンシリサイ
ド（ＷＳｉｘ）、タングステンアルミニウム（ＷＡ／）
より０．１ｖ以上高く、論理回路の高集積化に特に適し
ている。
ところが本発明者らは、電子ビームまたはスパッタ蒸着
したＬａＢ、は、結晶性が悪く、その為基板を加熱せず
に蒸着した場合、第２図に示すようにその後７５０℃の
アニールを施しても電気抵抗率は約１０００μΩｃｍ（
！：高いことを見出した。
したＬａＢ、は、結晶性が悪く、その為基板を加熱せず
に蒸着した場合、第２図に示すようにその後７５０℃の
アニールを施しても電気抵抗率は約１０００μΩｃｍ（
！：高いことを見出した。
この値は、ＷＳｉｘに比べ約７倍、ＷＡ／’に比べると
１ケタ以上高い。従ってＬａＢ、５−ゲートｆｆ極材料
として使用すると、ゲート抵抗が高くなり。
１ケタ以上高い。従ってＬａＢ、５−ゲートｆｆ極材料
として使用すると、ゲート抵抗が高くなり。
素子の高速性を著しく劣化させる問題点がある。
本発明の目的は上記の問題点を克ＵｔＪする新しい電椿
構造を有する半導体装置を提供することにある。
構造を有する半導体装置を提供することにある。
前記の目的は化合物半導体基板に接するＬａＢ。
上に重ねて低抵抗金属層を形成し、多層とすることによ
り達成される。
り達成される。
上部の低抵抗金属層は全体の多唐膜の抵抗を下げる。ま
た下層のＬａＢ 、は化合物半導体基板とショットキー
接合を形成する。また上部の低抵抗金層さしては、打込
みイオンの活性化の為の熱処理の際の下部のＬａＢ６層
中への拡散がじゅうぶん無視し得る材料を選ぶ。これに
よって、ゲート電極は、高いショットキー障壁を有し、
熱処理による劣化もなく、かつ低抵抗となる。また、ゲ
ート電極をマスクにして、ｎ／１７をイオン打込みする
製造方法によるＭ Ｅ Ｓ Ｐ’ ＥＴに適用した場合
のほか、他の製造方法によるＭＢＳＦＥＴに適用した場
合でも、障壁が高く、熱処理による劣化もなくかつ低抵
抗となることは同機である。
た下層のＬａＢ 、は化合物半導体基板とショットキー
接合を形成する。また上部の低抵抗金層さしては、打込
みイオンの活性化の為の熱処理の際の下部のＬａＢ６層
中への拡散がじゅうぶん無視し得る材料を選ぶ。これに
よって、ゲート電極は、高いショットキー障壁を有し、
熱処理による劣化もなく、かつ低抵抗となる。また、ゲ
ート電極をマスクにして、ｎ／１７をイオン打込みする
製造方法によるＭ Ｅ Ｓ Ｐ’ ＥＴに適用した場合
のほか、他の製造方法によるＭＢＳＦＥＴに適用した場
合でも、障壁が高く、熱処理による劣化もなくかつ低抵
抗となることは同機である。
以下１本発明の一実施例を第１図により訝明する。第１
図（ａ）のように半絶縁性ＧａＡｓ基板１１こシリコン
（Ｓｉ）イオンを注入し能動層２を形成した後第１図（
ｂ）に示すようにリフトオフ用スペーサ層さして膜厚約
４００ ｎｍのＳ ｓ Ｏｘ膜３．及びゲート電極部に
相当する開口部を有するホトレジスト４を形成する。た
だしゲート長は１μｍとした。次いで第１図（Ｃ１に示
したようにゲート電極材料である木棚化ランタン（Ｌａ
Ｂ、）５と低抵抗金属層としてタングステン（Ｗ）６を
順次堆積する。ただしＬ ａ Ｈ６１Ｗの膜厚はそれぞ
れ２５０ｎｍ、５０ｎｍとした。次いでホトレジスト４
と該ホトレジスト上のゲート電極材料５及び６を除去し
、さらにリフトオフ用スペーサ層３を除去した後、第１
図（ｄｌに示したように、ゲート電極５゜６をマスクに
して加速重圧１００ｋＶ、濃度２×１０１３ｃｍ”でＳ
ｉイオンを打込みｎ＋層４を形成する。次いで第１図（
ｅ）のようにアニール用のキャップ膜として膜厚約２０
０ｎｍの５ｉｎ２膜８を被着し、７５０℃、２０分の活
性化を行った後第１図（ｆ）のようにオーミック電極９
を形成する。
図（ａ）のように半絶縁性ＧａＡｓ基板１１こシリコン
（Ｓｉ）イオンを注入し能動層２を形成した後第１図（
ｂ）に示すようにリフトオフ用スペーサ層さして膜厚約
４００ ｎｍのＳ ｓ Ｏｘ膜３．及びゲート電極部に
相当する開口部を有するホトレジスト４を形成する。た
だしゲート長は１μｍとした。次いで第１図（Ｃ１に示
したようにゲート電極材料である木棚化ランタン（Ｌａ
Ｂ、）５と低抵抗金属層としてタングステン（Ｗ）６を
順次堆積する。ただしＬ ａ Ｈ６１Ｗの膜厚はそれぞ
れ２５０ｎｍ、５０ｎｍとした。次いでホトレジスト４
と該ホトレジスト上のゲート電極材料５及び６を除去し
、さらにリフトオフ用スペーサ層３を除去した後、第１
図（ｄｌに示したように、ゲート電極５゜６をマスクに
して加速重圧１００ｋＶ、濃度２×１０１３ｃｍ”でＳ
ｉイオンを打込みｎ＋層４を形成する。次いで第１図（
ｅ）のようにアニール用のキャップ膜として膜厚約２０
０ｎｍの５ｉｎ２膜８を被着し、７５０℃、２０分の活
性化を行った後第１図（ｆ）のようにオーミック電極９
を形成する。
以上の工程で製造したＧａＡｓＭＥＳＦＥＴの静特性は
、ゲート電極をＬａＨ６１層のみで形成した場合と変わ
らない。さらにゲート電極のシート抵抗はＬａＨ６１層
の場合約４０Ω／口であるのに対し９本実施例のように
上層にＷを設け２層とした場合約８Ω／口となり、ゲー
ト抵抗の低減が実現され、高周波特性が大幅に改善され
た。また第１層、第２層の膜厚は概ね任意であり、２層
全体で打込むイオンのマスクとなり、かつ低抵抗となり
、かつ界面の耐熱性がじゅうぶんならばよい。例えば、
第１層を５層ｍ、第２層を３００ ｎｍとしても良い。
、ゲート電極をＬａＨ６１層のみで形成した場合と変わ
らない。さらにゲート電極のシート抵抗はＬａＨ６１層
の場合約４０Ω／口であるのに対し９本実施例のように
上層にＷを設け２層とした場合約８Ω／口となり、ゲー
ト抵抗の低減が実現され、高周波特性が大幅に改善され
た。また第１層、第２層の膜厚は概ね任意であり、２層
全体で打込むイオンのマスクとなり、かつ低抵抗となり
、かつ界面の耐熱性がじゅうぶんならばよい。例えば、
第１層を５層ｍ、第２層を３００ ｎｍとしても良い。
この場合、いくぶん界面の耐熱性は劣るが、ゲートの抵
抗が小さくなる為、素子の高周波特性はさらに向上した
。以上第２層の材料としてＷを使用した場合について説
明したが、第２層の材料は、高温熱処理の際のＴｉ ａ
Ｂ ｓとの反応がｆｉ；ｉ！シ得るならば何んでも良
く１例えば硅化タングステン（ＷＳｉ ）、９化タン
グステン（ＷＮ、）、タングステンアルミニウム（Ｗ−
Ａ／）モリブデン（Ｍｏ）、チタン（Ｔｉ ）アルミニ
ウム（Ａ／）、でもよい。
抗が小さくなる為、素子の高周波特性はさらに向上した
。以上第２層の材料としてＷを使用した場合について説
明したが、第２層の材料は、高温熱処理の際のＴｉ ａ
Ｂ ｓとの反応がｆｉ；ｉ！シ得るならば何んでも良
く１例えば硅化タングステン（ＷＳｉ ）、９化タン
グステン（ＷＮ、）、タングステンアルミニウム（Ｗ−
Ａ／）モリブデン（Ｍｏ）、チタン（Ｔｉ ）アルミニ
ウム（Ａ／）、でもよい。
また、本実施例では、ゲート電極をマスクに使用するＦ
ＥＴの製造方法について説明したが、このほかのＦＥＴ
の製造方法においても本実施例に示したゲート電極を使
用することにより、障壁が高く、高耐熱性で、かつゲー
ト抵抗が低いことによる同様な効果が得られる。
ＥＴの製造方法について説明したが、このほかのＦＥＴ
の製造方法においても本実施例に示したゲート電極を使
用することにより、障壁が高く、高耐熱性で、かつゲー
ト抵抗が低いことによる同様な効果が得られる。
本発明によるゲート電極榊造を有する栄導体装置は、化
合物半導体中にイオン注入により形成した導電層及び低
抵抗層の活性化の熱処理に充分耐え、また高いショット
キー障壁を有するのみならず、ゲート抵抗が低くなり、
このゲート１極構造を有するＭＥＳＦＥＴによって製造
した回路の高速化を可能にする。
合物半導体中にイオン注入により形成した導電層及び低
抵抗層の活性化の熱処理に充分耐え、また高いショット
キー障壁を有するのみならず、ゲート抵抗が低くなり、
このゲート１極構造を有するＭＥＳＦＥＴによって製造
した回路の高速化を可能にする。
第１図は本発明の一実施例を説明するのに用いた。化合
物半導体ＭＥ８ＦＥＴの製造方法を示す断面図である。 また第２図は六方硼化ランタンの電気抵抗率の熱処理温
度依存性を示す図である。 代理人 弁理士 小川勝男 ￥ ／ｌ！１ （ｂ）
物半導体ＭＥ８ＦＥＴの製造方法を示す断面図である。 また第２図は六方硼化ランタンの電気抵抗率の熱処理温
度依存性を示す図である。 代理人 弁理士 小川勝男 ￥ ／ｌ！１ （ｂ）
Claims (1)
- 【特許請求の範囲】 １、化合物半導体装置において、化合物半導体に接して
、希土類元素の六硼化物からなる第１層を設け、該第１
層より電気抵抗率の低い金属層を該第１層上に設けた電
極を有することを特徴とする半導体装置。 ２、特許請求の範囲第１項において希土類元素がランタ
ン（Ｌａ）であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35187A JPS63169064A (ja) | 1987-01-07 | 1987-01-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35187A JPS63169064A (ja) | 1987-01-07 | 1987-01-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169064A true JPS63169064A (ja) | 1988-07-13 |
Family
ID=11471414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35187A Pending JPS63169064A (ja) | 1987-01-07 | 1987-01-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967360B2 (en) | 2003-02-07 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Pseudomorphic high electron mobility transistor with Schottky electrode including lanthanum and boron, and manufacturing method thereof |
-
1987
- 1987-01-07 JP JP35187A patent/JPS63169064A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967360B2 (en) | 2003-02-07 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Pseudomorphic high electron mobility transistor with Schottky electrode including lanthanum and boron, and manufacturing method thereof |
| US7144765B2 (en) | 2003-02-07 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with Schottky electrode including lanthanum and boron, and manufacturing method thereof |
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