JPS63173355A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63173355A JPS63173355A JP62005714A JP571487A JPS63173355A JP S63173355 A JPS63173355 A JP S63173355A JP 62005714 A JP62005714 A JP 62005714A JP 571487 A JP571487 A JP 571487A JP S63173355 A JPS63173355 A JP S63173355A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- substrate
- semiconductor memory
- memory device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に、基板バイア
スの変動による電子のインジェクションによって起こる
内部回路の誤動作を防ぐための電子吸収領域の形成に関
するものである。
スの変動による電子のインジェクションによって起こる
内部回路の誤動作を防ぐための電子吸収領域の形成に関
するものである。
従来の基板バイアス発生回路の一例として、第３図に示
す回路が知られている。第３図の破線内部は第４図に示
す断面構造の等価回路である。第３図ないし第５図にお
いて、１ａは半導体基板２よりなるウェハ上に形成され
た半導体記憶装置を切り離すためのダイシングラインで
あり、Ｎ十拡散領域によって構成される。３はＮ十拡散
領域１ａと半導体基板２との間に寄生的に形成されるダ
イオードである。４は半導体基板２の表面に形成される
Ｎ十拡散領域１ｂ、ｌｃと、Ｎ十拡散領域ｌｂ、Ｉｃの
間の電荷転送領域上に極めて薄い酸化膜５を介して設け
られるゲート電極６とから構成されるＭＯＳ）ランジス
タ、７はゲート電極６とＮ十拡散領域１ｃ、及びダイシ
ングラインであるＮ十拡散領域１ａを接続し、また内部
基板バイアス電圧を外部に取り出すための電極、１０は
Ｎ＋拡散領域１ａ、ｌｃ間の電気的導通を防止するため
の酸化膜である。
す回路が知られている。第３図の破線内部は第４図に示
す断面構造の等価回路である。第３図ないし第５図にお
いて、１ａは半導体基板２よりなるウェハ上に形成され
た半導体記憶装置を切り離すためのダイシングラインで
あり、Ｎ十拡散領域によって構成される。３はＮ十拡散
領域１ａと半導体基板２との間に寄生的に形成されるダ
イオードである。４は半導体基板２の表面に形成される
Ｎ十拡散領域１ｂ、ｌｃと、Ｎ十拡散領域ｌｂ、Ｉｃの
間の電荷転送領域上に極めて薄い酸化膜５を介して設け
られるゲート電極６とから構成されるＭＯＳ）ランジス
タ、７はゲート電極６とＮ十拡散領域１ｃ、及びダイシ
ングラインであるＮ十拡散領域１ａを接続し、また内部
基板バイアス電圧を外部に取り出すための電極、１０は
Ｎ＋拡散領域１ａ、ｌｃ間の電気的導通を防止するため
の酸化膜である。
次にこの回路の使用目的及び動作について説明する。
第３図の基板バイアス発生回路は第４図に示す半導体基
板２を負の電位にすることで、第１番目として、電子が
Ｐ−型半導体基板２へ注入されることを防止する。第２
番目に、半導体記憶装置に使われるＭＯＳ）ランジスタ
のしきい値電圧の基板効果定数を小さくし、動作回路の
安定化及び電源電圧の利用効率を上げる。第３番目とし
て、半導体記憶装置の内部回路の各ノート間に形成され
るｐｎ接合容量の低減による回路の高速化、低消費電力
化を可能とする。
板２を負の電位にすることで、第１番目として、電子が
Ｐ−型半導体基板２へ注入されることを防止する。第２
番目に、半導体記憶装置に使われるＭＯＳ）ランジスタ
のしきい値電圧の基板効果定数を小さくし、動作回路の
安定化及び電源電圧の利用効率を上げる。第３番目とし
て、半導体記憶装置の内部回路の各ノート間に形成され
るｐｎ接合容量の低減による回路の高速化、低消費電力
化を可能とする。
第３図でキャパシタンス８及び自走発振回路９で構成さ
れるチャージポンプ回路により、ＭＯＳトランジスタ１
１の接地側と反対のノーＦＡはＭＯＳトランジスタ１１
のしきい値電圧をＶ−ｂｈとし、チャージポンプ回路に
よる信号のピーク電圧を■、としたとき、ＶｉｈとＶｔ
ｈ −Ｖｐ の間の電圧となる。ノードＡが負になった
時、電子が流入して負の電位をもつ基板バイアス電圧Ｖ
βＢが発生する。
れるチャージポンプ回路により、ＭＯＳトランジスタ１
１の接地側と反対のノーＦＡはＭＯＳトランジスタ１１
のしきい値電圧をＶ−ｂｈとし、チャージポンプ回路に
よる信号のピーク電圧を■、としたとき、ＶｉｈとＶｔ
ｈ −Ｖｐ の間の電圧となる。ノードＡが負になった
時、電子が流入して負の電位をもつ基板バイアス電圧Ｖ
βＢが発生する。
そして寄生ダイオード３の順方向電圧降下をＶ４とする
と、第４図に示す半導体基板２には■８ら＋獅 の負電
位が加わることになる。
と、第４図に示す半導体基板２には■８ら＋獅 の負電
位が加わることになる。
従来の半導体記憶装置の基板バイアス発生回路は以上の
ように構成されているので、半導体記憶装置内部の回路
の信号と、基板２間には大きなカンプリング容量があり
、内部回路の動作による信号線の充放電等により基板２
の電位が変動する。
ように構成されているので、半導体記憶装置内部の回路
の信号と、基板２間には大きなカンプリング容量があり
、内部回路の動作による信号線の充放電等により基板２
の電位が変動する。
さらに高電圧で回路を動作させると内部回路のＭＯＳト
ランジスタのインパクトイオン化現象による正孔電流に
よりＶｐｐの絶対値が小さくなる。こうしてＶＢＢ発生
回路やＶＢＢ電位に保たれたＮ十拡散領域よりなるダイ
シングライン１ａと、半導体基板２との間に形成される
寄生ダイオード３に、半導体基板２の電位の変動により
基板バイアス発生回路の電位ＶＢＩ３との間で瞬間的に
順方向降下電圧Ｖ＋以上の電圧がかかり、ダイオード３
に順方向電流が流れることによる電子の基板２への注入
が起こる。高電圧で半導体記憶装置を動作させるほどｖ
ｅｅの絶対値が小さくなり、瞬間的な半導体基板２とＶ
Ｂ６発生回路の電位差は大きくなり、流れる順方向電流
は大きくなって、電子の基板２への注入量も多くなる。
ランジスタのインパクトイオン化現象による正孔電流に
よりＶｐｐの絶対値が小さくなる。こうしてＶＢＢ発生
回路やＶＢＢ電位に保たれたＮ十拡散領域よりなるダイ
シングライン１ａと、半導体基板２との間に形成される
寄生ダイオード３に、半導体基板２の電位の変動により
基板バイアス発生回路の電位ＶＢＩ３との間で瞬間的に
順方向降下電圧Ｖ＋以上の電圧がかかり、ダイオード３
に順方向電流が流れることによる電子の基板２への注入
が起こる。高電圧で半導体記憶装置を動作させるほどｖ
ｅｅの絶対値が小さくなり、瞬間的な半導体基板２とＶ
Ｂ６発生回路の電位差は大きくなり、流れる順方向電流
は大きくなって、電子の基板２への注入量も多くなる。
こうして基板バイ゛アスの印加されたダイシングライン
ｌａ沿いのメモリセルへの電子の注入により、メモリセ
ルのデータが破壊され正常な動作が行なわれなくなるな
どの問題点があった。
ｌａ沿いのメモリセルへの電子の注入により、メモリセ
ルのデータが破壊され正常な動作が行なわれなくなるな
どの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、内部基板バイアス電位レベルに保たれたＮ十
拡散領域よりなるダイシングラインと、Ｐ−半導体基板
との間に形成される寄生ダイオードに順方向電流゛が流
れることによって起こる電子の注入を防ぐことのできる
半導体記憶装置を提供することを目的としている。
たもので、内部基板バイアス電位レベルに保たれたＮ十
拡散領域よりなるダイシングラインと、Ｐ−半導体基板
との間に形成される寄生ダイオードに順方向電流゛が流
れることによって起こる電子の注入を防ぐことのできる
半導体記憶装置を提供することを目的としている。
この発明に係る半導体記憶装置は、半導体基板と逆導電
型の第１の拡散領域よりなるダイシングラインの近傍に
、半導体基板の縦方向に溝を形成した後、この溝部分に
不純物拡散を行なう工程により半導体基板と逆導電型の
第２の拡散領域を設け、この第２の拡散領域と半導体基
板との間に逆バイアスを印加するようにしたものである
。
型の第１の拡散領域よりなるダイシングラインの近傍に
、半導体基板の縦方向に溝を形成した後、この溝部分に
不純物拡散を行なう工程により半導体基板と逆導電型の
第２の拡散領域を設け、この第２の拡散領域と半導体基
板との間に逆バイアスを印加するようにしたものである
。
この発明においては、ダイシングラインの近傍に半導体
基板の縦方向に溝を形成した後、この溝部分に不純物拡
散を行なう工程により半導体基板と逆導電型の拡散領域
を設け、この拡散領域と半導体基板との間に逆バイアス
を印加することにより、半導体記憶装置の基板電位変動
によるメモリセルアレイ、周辺回路への電子の注入を防
止できる。
基板の縦方向に溝を形成した後、この溝部分に不純物拡
散を行なう工程により半導体基板と逆導電型の拡散領域
を設け、この拡散領域と半導体基板との間に逆バイアス
を印加することにより、半導体記憶装置の基板電位変動
によるメモリセルアレイ、周辺回路への電子の注入を防
止できる。
以下、この発明の一実施例を図について説明する。第１
図において、２は半導体基板、１ａはＮ＋拡散領域より
なるダイシングラインであり、半導体記憶装置内部によ
り発生された基板バイアスが印加されている。また、第
２図は第１図に示す半導体記憶装置がウェハ上に形成さ
れている電子を上から見た図である。第１図、第２図に
示される回路は正の電位を印加したＮ十拡散領域１ｄ。
図において、２は半導体基板、１ａはＮ＋拡散領域より
なるダイシングラインであり、半導体記憶装置内部によ
り発生された基板バイアスが印加されている。また、第
２図は第１図に示す半導体記憶装置がウェハ上に形成さ
れている電子を上から見た図である。第１図、第２図に
示される回路は正の電位を印加したＮ十拡散領域１ｄ。
ｌｅ、ｌｆを、Ｎ十拡散領域よりなるダイシングライン
ｌａ、Ｉｇ、ｌｈの近傍に設けた点が特徴である。
ｌａ、Ｉｇ、ｌｈの近傍に設けた点が特徴である。
次に動作について説明する。半導体記憶装置内部より発
生した基板バイアスがダイシングラインＩａ、Ｉｇ、ｌ
ｈに印加されており、このダイシングラインｌａ、Ｉｇ
、ｌｈと半導体基板２との間で寄生的に存在するダイオ
ードに、半導体記憶装置内の回路動作によって順方向電
流が流れ、その結果発生した負の電荷をもつ電子が、半
導体記憶装置を構成するメモリセルアレイ、周辺回路に
注入されることによって、この半導体記憶装置が誤動作
するという原理は従来技術の説明において述べたことと
同様である。このような誤動作を防止するため、第１図
、第２図のようにダイシングラインｌａ、Ｉｇ、Ｉｈの
近傍にＮ十拡散領域１ｄ、ｌｅ、Ｉｆを設け、さらにこ
のＮ十拡散領域ｌｄ、ｌｅ、ｉｆと半導体基板２との間
に逆バイアスを加える。これにより、上記の原因により
注入された負の電荷をもつ電子を、このＮ十拡散領域１
ｄ、ｌｅ、Ｉｆに捕獲し、半導体記憶装置を構成するメ
モリセルアレイ、周辺回路への電子の注入を防止し、誤
動作を防止することができる。
生した基板バイアスがダイシングラインＩａ、Ｉｇ、ｌ
ｈに印加されており、このダイシングラインｌａ、Ｉｇ
、ｌｈと半導体基板２との間で寄生的に存在するダイオ
ードに、半導体記憶装置内の回路動作によって順方向電
流が流れ、その結果発生した負の電荷をもつ電子が、半
導体記憶装置を構成するメモリセルアレイ、周辺回路に
注入されることによって、この半導体記憶装置が誤動作
するという原理は従来技術の説明において述べたことと
同様である。このような誤動作を防止するため、第１図
、第２図のようにダイシングラインｌａ、Ｉｇ、Ｉｈの
近傍にＮ十拡散領域１ｄ、ｌｅ、Ｉｆを設け、さらにこ
のＮ十拡散領域ｌｄ、ｌｅ、ｉｆと半導体基板２との間
に逆バイアスを加える。これにより、上記の原因により
注入された負の電荷をもつ電子を、このＮ十拡散領域１
ｄ、ｌｅ、Ｉｆに捕獲し、半導体記憶装置を構成するメ
モリセルアレイ、周辺回路への電子の注入を防止し、誤
動作を防止することができる。
なお、本実施例ではＮ十拡散領域１ｄ、ｌｅ。
１ｆを設けるのに、第１図に示すように、まず半導体基
板２を縁方向にエツチングし溝堀り構造とした上で、Ｎ
十拡散を行なってＮ十拡散領域を形成し、さらにその上
部に酸化膜１０ｃ、１０ｄを形成するようにしたので、
Ｎ＋拡散領域１ｄ、１ｅと半導体基板２との耐圧を大き
くすることができ、基板２の深い位置までＮ十拡散領域
１ｄ、１ｅを形成できる。
板２を縁方向にエツチングし溝堀り構造とした上で、Ｎ
十拡散を行なってＮ十拡散領域を形成し、さらにその上
部に酸化膜１０ｃ、１０ｄを形成するようにしたので、
Ｎ＋拡散領域１ｄ、１ｅと半導体基板２との耐圧を大き
くすることができ、基板２の深い位置までＮ十拡散領域
１ｄ、１ｅを形成できる。
以上のように、この発明に係る半導体記憶装置によれば
、半導体基板と逆導電型の第１の拡散領域よりなるダイ
シングラインの近傍に、半導体基板の縦方向に溝を形成
した後、この溝部分に不純物拡散を行なう工程により半
導体基板と逆導電型の第２の拡散領域を設け、この第２
の拡散領域と半導体基板との間に逆バイアスを印加する
ようにしたので、ダイシングラインからメモリセルアレ
イ、周辺回路への電子の注入を半導体基板の深い位置ま
で防止でき、装置を電子の注入による誤動作から保護で
きる。
、半導体基板と逆導電型の第１の拡散領域よりなるダイ
シングラインの近傍に、半導体基板の縦方向に溝を形成
した後、この溝部分に不純物拡散を行なう工程により半
導体基板と逆導電型の第２の拡散領域を設け、この第２
の拡散領域と半導体基板との間に逆バイアスを印加する
ようにしたので、ダイシングラインからメモリセルアレ
イ、周辺回路への電子の注入を半導体基板の深い位置ま
で防止でき、装置を電子の注入による誤動作から保護で
きる。
第１図はこの発明の一実施例による半導体記憶装置を示
す断面側面図、第２図はその上面図、第３図は従来の半
導体記憶装置の基板バイアス発生回路を示す図、第４図
は従来の半導体記憶装置を示す断面側面図、第５図はそ
の上面図である。 ｌａ、Ｉｇ、ｌｈばダイシングライン、Ｉｄ。 ｌｅ、ｉｆはＮ十拡散領域、２は半導体基板。 なお図中同一符号は同−又は相当部分を示す。
す断面側面図、第２図はその上面図、第３図は従来の半
導体記憶装置の基板バイアス発生回路を示す図、第４図
は従来の半導体記憶装置を示す断面側面図、第５図はそ
の上面図である。 ｌａ、Ｉｇ、ｌｈばダイシングライン、Ｉｄ。 ｌｅ、ｉｆはＮ十拡散領域、２は半導体基板。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）一導電型を有する半導体基板よりなるウェハ上に
該半導体基板と逆導電型の第１の拡散領域よりなるダイ
シングラインにより多数区画配列された単位領域内に形
成された半導体記憶素子を有し、該半導体記憶素子内に
形成された基板バイアス電圧発生回路より発生された基
板バイアスを上記ダイシングラインに印加するようにし
た半導体記憶装置において、 上記ダイシングラインの近傍に上記半導体基板の縦方向
に溝を形成した後、該溝部分に不純物拡散を行なう工程
により設けられた上記半導体基板と逆導電型の第２の拡
散領域を備え、該第２の拡散領域と上記半導体基板との
間に逆バイアスを印加するようにしたことを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005714A JPS63173355A (ja) | 1987-01-12 | 1987-01-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005714A JPS63173355A (ja) | 1987-01-12 | 1987-01-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63173355A true JPS63173355A (ja) | 1988-07-16 |
Family
ID=11618787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005714A Pending JPS63173355A (ja) | 1987-01-12 | 1987-01-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63173355A (ja) |
-
1987
- 1987-01-12 JP JP62005714A patent/JPS63173355A/ja active Pending
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