JPS631780B2 - - Google Patents

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JPS631780B2
JPS631780B2 JP54052590A JP5259079A JPS631780B2 JP S631780 B2 JPS631780 B2 JP S631780B2 JP 54052590 A JP54052590 A JP 54052590A JP 5259079 A JP5259079 A JP 5259079A JP S631780 B2 JPS631780 B2 JP S631780B2
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JP
Japan
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bit
data
error correction
channels
bits
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Expired
Application number
JP54052590A
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English (en)
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JPS54144107A (en
Inventor
Marii Emiru Benoa Geetarusu Jan
Kurooru Teyuusu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS54144107A publication Critical patent/JPS54144107A/ja
Publication of JPS631780B2 publication Critical patent/JPS631780B2/ja
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L2001/0092—Error control systems characterised by the topology of the transmission link
    • H04L2001/0096—Channel splitting in point-to-point links

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【発明の詳細な説明】
本発明は、媒体内にその媒体のｎ個（ｎ＞６）
の利用可能な並列チヤネルによつて２進データを
導入する装置であつて、データ入力と、前記媒体
のｎ個のチヤネル内のデータチヤネルに関連する
個別入力に並列状に接続される複数個の個別デー
タ出力とを有する符号化装置を具えて、前記デー
タチヤネル夫々に各時間に第１グループとしての
供給に同期して、前記媒体のチヤネル内の誤り訂
正チヤネルに、前記データチヤネル向けのデータ
ビツトの所定グループより生成した少なくとも１
つの誤り訂正ビツトを供給するようにした複数チ
ヤネルによる２進データ伝送装置に関するもので
ある。 なお、前記媒体は、読取り、書込みヘツド装置
によつて駆動される磁化可能材料であることがで
きる。この場合には、導入とは記憶を意味するも
のとして理解される。また、データ伝送にとつて
の複数チヤネルをも考えることができる。この場
合には、導入とは伝送を意味するものとして理解
される。 この種の従来装置は、米国特許第3697947号明
細書により既知である。この既知の技術は、３デ
ータチヤネルと、１誤り訂正チヤネルとに関し
て、たたみ込みコード（コンボリユーシヨンコー
ド）を基本とするものである。この場合には、誤
り訂正ビツトの構成は、排他的論理和機能または
モジユーロー２加算によつて実現されている。例
えば、３つの並列データビツトのグループ中での
任意の誤りは、用いられるたたみ込みコードによ
つて訂正されることができる。明らかに、このよ
うな分断状の３ビツトキヤラクタの場合には、充
分に離して間隔をもたせる必要がある。しかしな
がら本発明の場合、誤りは通常単一データチヤネ
ルに限定され、前記単一データチヤネルでは近接
した間隔の（しかし未知の）連続で発生するとい
う事実の認識に基づくものである。既知のコード
は、この観点での解決を提供するものではない。
さらに、キヤラクタ構成誤り訂正には、多量の冗
長度を必要とする。 本発明の目的は、例えば、一方では符号化およ
び復号化の両時においてビツト蓄積が少しの量し
か必要とせず、また他方では符号化配列が広い範
囲に亘つて時間的に間隔がおかれるに及ばないラ
ンダムビツト誤りを訂正することができるよう
に、比較的小さい冗長度、訂正ビツトの瞬間的な
（オンライン）作成、使用アルゴリズムの簡易性
および符号化遅延が小さい点など、前記技術の
種々の魅力的特性を保持しながら、単一データチ
ヤネル内の任意の誤り列の訂正を行いうるように
しようとするものである。 本発明においては、遅延演算子Ｄの多項式
｛x0.D0＋x1.D＋x2.D2＋……xk.DK｝によるまさ
に連続するデータビツトのグループの既知の表示
法｛x0、x1…xk｝を使用している。所定のビツ
トが欠けている場合には、関連する遅延演算子Ｄ
の冪（べき）も存在しないことになる。この数学
的説明は、当業者によく知られているとともに、
例えば、権威ある著書「誤り訂正符号」（W.W.
ピータソン、ウエルドン著、MITボストン、２
版1971）の特に第393頁に公表されている。 前記目的を達成するために、第１発明は、 (a) 夫々（ｎ−２）ビツトから成り、かつ遅延セ
ルＤによつて時間的に合間が置かれるようにな
る連続した第１グループ内の入力データビツト
の流れを受け入れるための（ｎ−２）個の並列
データ入力、 (b) この並列データ入力に連なるとともに媒体の
（ｎ−２）個から成る並列データチヤネル夫々
への受け入れの順に夫々（ｎ−２）データビツ
トの前記第１グループを送出するための（ｎ−
２）個の並列データ出力（ｎ＞６）、 (c) 受け入れられた前記（ｎ−２）データビツト
の第１グループのデータ内容を受け取り、かつ
そこから同期的に、前記（ｎ−２）個の並列デ
ータチヤネルへの前記第１グループの各送出と
ともに、前記媒体の第（ｎ−１）番目の並列冗
長チヤネルに第１誤り訂正ビツトを送り出すた
めの第１モデユーロー２加算手段によつて前記
並列データ入力に接続されるとともに、少なく
とも（ｎ−２）個の前記並列データチヤネル
夫々にとつて前記第１誤り訂正ビツトへの寄与
が遅延演算子Ｄによる第１非零多項式夫々にお
いて表される第１手段および (d) 前記並列データ入力で受け入れられた少なく
とも（ｎ−１）データビツトから成る第２グル
ープのデータ内容を受け取り、かつそこから同
期的に、前記（ｎ−２）個の並列データチヤネ
ルへの前記第１グループの各送出とともに、第
２モデユーロー２加算手段と遅延手段とにより
前記媒体の第ｎ番目の並列冗長チヤネルに第２
誤り訂正ビツトを送り出すための前記第２モデ
ユーロー２加算手段と遅延手段とによつて前記
並列データ入力に接続される第２手段 を具えて、 前記（ｎ−２）個の並列データチヤネル夫々
にとつて、少なくとも１ビツトから成る第２サ
ブグループが、遅延演算子Ｄによる第２非零多
項式夫々によつて表されるように、第３グルー
プの一部を成すとともに、単一チヤネル誤り訂
正のために、前記第２誤り訂正ビツトに寄与す
るチヤネルの遅延演算子Ｄによる前記第２多項
式と、遅延演算子Ｄによる前記対応する第１多
項式との商が他のチヤネルに関連するすべての
前記商から相違するようにし、 また、前記第２誤り訂正ビツトの生成で生じ
る全遅延が、多くとも前記第２誤り訂正ビツト
に寄与するチヤネル数の半分に等しいビツトセ
ル数である範囲内において、少なくとも前記チ
ヤネルの半分にとつて前記第１あるいは第２誤
り訂正ビツトのいずれかへの寄与は、前記関連
する多項式が少なくとも２つの項を有する程度
であるようにしたものである。 本発明の場合には、２つの余分なチヤネルが
存在するために、一方では必要とする冗長度の
量が既知の技術の場合より大となる。しかし、
他方においては、冗長度の量は、データチヤネ
ルの数に従属しないために、比較的小であると
いえる。また、誤りは単一のチヤネルに限定す
る必要はない。与えられた状態においては、誤
り列は最初に第１データチヤネル内に生じる。
一方、それが終わつた後に、第２データチヤネ
ル内に次の誤り列が起こることができる。ここ
で留意すべきことは、１つの多項式を対象とし
たデータビツトの値は、これらの値が１ビツト
セル以上相違するために、関連する多項式の変
数を形成するということである。また、多数の
異なる多項式および遅延演算子Ｄによる多項式
の多数の異なる商は、既に限定長の多項式に対
して形成されうることが判明している。原理的
には、１つの多項式は、零に等しくすることは
可能である。しかしながら、これは、単一チヤ
ネルに関する両多項式に対しては許容されな
い。それは、２つの零多項式の商が数学的に不
定となるためである。換言すれば、誤り訂正ビ
ツトは、このようなチヤネルでの誤りパターン
によつては全然影響を受けることはない。符号
装置の入力は完全に直列形となるが、例えばバ
イトあるいはワードの並列入力に適合すること
もできる。 また、サブグループ夫々は、データチヤネル
夫々に対して少なくとも１つのデータビツトを
含むことが望ましい。かくすれば、後述するよ
うに、２つの誤り訂正チヤネル内の誤りを個別
に検出することができる。 また、次に、前記第１サブグループは、デー
タチヤネル夫々に対して正確に１データビツト
を含むことが望ましい。かくすれば、簡単な符
号装置によることができ、かつ必要に応じて簡
単な誤り訂正装置とすることが可能となる。こ
のようなデータビツトの第１のサブグループに
とつては遅延演算子Ｄの多項式を簡単に｛x0｝
で表すことができる。したがつて、データビツ
トの第２のサブグループに課せられる要求は、
関連する多項式 ｘ｛Ｄ｝＝x0.D0＋x1.D1＋x2.D2＋…がすべ
てのデータチヤネルに対して異なるという要求
に帰されることになる。ここで留意すべきは、
ビツトx0は時間的にみて、多項式を対象とさ
れるビツトの数が有限であり、また物理的には
実現不可能であるが、原理的には遅延演算子Ｄ
の負の指数も許容可能な列の最初のものである
ということである。この場合には、Ｄの指数の
１ユニツトの増加は、１ビツトセル分の遅延を
意味する。 また、第１グループのデータビツトは、各時
間に前記媒体内にともに導入されるようにする
ことが望ましい。このことは、第１の誤り訂正
ビツトは、チヤネルの横方向に位置するデータ
ビツトの単一の列（キヤラクタ）に対する誤り
検出ビツトとして有効であることを意味する。
したがつて、実際の誤り訂正の手段が簡単に実
現される。 さらに、第１および第２の誤り訂正ビツト
は、対象とするデータビツトのモジユーロー２
加算により形成することが望ましい。かくすれ
ば、高速論理の使用を可能とする簡単な装置を
実現する。 また、第２発明は、第１および第２の誤り訂
正チヤネルを含むｎ個の並列チヤネル内におい
て、媒体から受け取られる２進データを抜き出
し、また必要に応じて訂正するための装置に関
するものであり、前記第１発明に記載した装置
であつて、 (e) 前記第１グループおよび第２グループ夫々に
対応するデータビツトの第４グループおよび第
５グループから各時間に第１および第２の誤り
除去ビツトを計算するとともに、夫々第１誤り
訂正ビツトおよび第１誤り除去ビツトと、第２
誤り訂正ビツトおよび第２誤り除去ビツトとか
ら、夫々符号値および相違値を有する第１誤り
検出ビツト（Ｑ）および第２誤り検出ビツト
（Ｒ）を計算するための再計算装置、 (f) 誤りを含むチヤネルを表示する訂正ベクトル
を蓄積するための記憶装置、 (g) この記憶装置にチヤネル表示を行わない擬似
訂正ベクトルを記憶させるために、符号値を有
する所定数の連続誤り検出ビツトの制御のもと
に前記記憶装置用のリセツト信号を発生させる
ようにしたリセツト装置、 (h) 少なくともその一つは相違値を有するような
連続誤り検出ビツトの複数の所定パターンを検
出するとともに、誤りを含むチヤネル用の訂正
ベクトルを形成させ、かつ、このベクトルを前
記記憶装置に記憶させるための検出装置および (i) 前記記憶装置に蓄積された訂正ベクトルの制
御のもとに、誤りを含むデータチヤネルを表示
し、かつ少なくとも１つの誤り検出ビツトの相
違値の制御のもとに、表示チヤネル内の誤りを
訂正するための訂正装置 を具えて、 前記第１および第２の誤り訂正チヤネルを含む
ｎ個の並列チヤネル内で前記媒体から受け入れら
れた２進データを抜き出し、また必要に応じて訂
正するようにしたものである。 この場合には、誤り除去ビツトを生成させる装
置は簡単な構成を有するものでありながら、相違
値を有する１またはそれ以上の最初に到来する誤
り検出ビツトが、誤りベクトルを得るように復号
される。この復号が行われる場合には、同一およ
び／または他の誤り検出ビツトは、例えば、誤り
データチヤネルにモジユーロー２加算される訂正
パターンを容易に生成する。 また、前記第１グループは、前記データチヤネ
ル夫々に対して単一の第１データビツトを有する
とともに、前記第２サブグループの間で単一の第
２誤り訂正ビツトを対象とする前記第２サブグル
ープの遅延演算子Ｄによる多項式の係数により２
進コードを形成させるようにすることが望まし
い。かくすれば、多数の可能性を提供することが
できる。他の場合には、例えばnCmコードまた
は他のコードのようなその他のコードを魅力的な
ものとすることができる。 さらに、ビツトセル内の前記２進コードの長さ
を少なくとも 2log（ｎ−１）に等しい最小の整数
Ｐに多くとも等しくすることが望ましい。これ
は、短い多項式によるきわめてコンパクトなコー
ドを得ることができる。この結果、前記回路は簡
易化され、他の誤りチヤネルへの切換えも少数ビ
ツト内で実現可能となる。 また、前記検出装置の出力は、ビツトセルごと
に作動されるシフトレジスタの入力に接続され
て、最初に受け入れた相違値を有する誤り検出ビ
ツトの制御のもとに、前記シフトレジスタに実効
pC1コード（ランニングpC1コード）を記憶させ
るようにし、また前記シフトレジスタの出力は、
前記記憶装置の入力に接続されて、他の相違信号
の前記制御のもとに訂正ベクトル成分をｐ個の２
進素子の最大長の範囲まで前記記憶装置に供給す
るようにすることが望ましい。これは、簡単な装
置に帰着する。順次的作動によつて、必要とする
記憶容量はかなり小さいものになる。さらに、デ
ータチヤネルの数も簡単に変更することができ
る。また、他方において、通常は読取り専用メモ
リ（ROM）を基本とした装置からなされること
も可能である。 第１図は第１のコーデイング図を示すもので、
８個の並列データチヤネルＡ…Ｈに関するもので
ある。ただし、この数は任意に選択可能である。
図には、８つのデータチヤネルに対するデータビ
ツトをブロツク状に示してある。まず、一番左の
カラム（列）がデータチヤネルに提供され、次に
２番目のカラム、…がデータチヤネルに提供され
る。一番右のカラムは誤り訂正ビツトが計算され
媒体に提供される瞬間に媒体に供給されるビツト
に係るものである。本発明は、例えば、NRZ、
NRZ1およびこれと類似のコードの場合のように
１ビツトセル以内で２進データを生成する方法に
関するものではない。第１の誤り訂正ビツトは、
第１カラムに対して陰影を施した１つの同一カラ
ム内のビツトの値のモジユーロー２加算により形
成する。前述した遅延演算子Ｄの多項式（Ｄは１
ビツトセルの長さに等しい）に関して、第１誤り
訂正ビツトは次のように表わされる。 以下、この種の加算は常にモジユーロー２加算
方式で行われるものとし、上式中xi(D)はビツトセ
ルごとにビツト値が変わることを示している。か
くして、各時間には、データビツトのカラムごと
に１つの第１誤り訂正ビツトが形成され、誤り訂
正チヤネル（図示を省略）に供給される。同様
に、交差線により表示したビツトセル内のビツト
値のモジユーロー２加算により、第２誤り訂正ビ
ツトが形成される。かくして、チヤネルＡの寄与
はもつとも最近供給されたデータビツト（の値）
により決まり、チヤネルＢのそれはすぐ前のビツ
トセルに供給されたデータビツトにより決まり、
また、チヤネルＣのそれはもつとも最近供給され
たデータビツトとすぐ前のビツトセルに供給され
たデータビツトとにより決定され、以降のチヤネ
ルについてもこれに準ずる。連続する第２の誤り
訂正ビツトを遅延演算子Ｄの多項式として表示す
ると、次式のようになる。 ｙ(10)(D)＝ｙ（10、０）．D0 ＋ｙ（10、１）．D1＋ｙ（10、２）．D2＋… 注：このようにｙ(10)(D)にはパラメータＤが含まれ
る。 また、チヤネルＡに供給されるデータビツトの
シーケンスは次式のように表わされる。 ｘ(1)(D)＝ｘ（１、０）．D0 ＋ｘ（１、１）．D1＋ｘ（１、２）．D2＋… また、チヤネルＢのデータビツトは次のように
表わされる。 ｘ(2)(D)＝ｘ（２、０）．D0 ＋ｘ（２、１）．D1＋ｘ（２、２）．D2＋… 他のデータチヤネルの場合もこれに準ずる。し
たがつて、第２誤り訂正ビツトの連続に対するチ
ヤネルＡの寄与は次のようになる。 ｘ(1)(D)＝ｘ（１、０）．D0＋ｘ（１、１）D1＋… 第２誤り訂正ビツトの連続に対するチヤネルＢ
の寄与は各時間ごとに１ビツトセル早く供給され
たデータビツトよりなる。したがつて、ビツトセ
ル１に伝送される第２誤り訂正ビツトに対して、
チヤネルＢの寄与はｘ（２、０）となり、ビツト
セル２に伝送される第２誤り訂正ビツトに対して
はｘ（２、１）となり、以下これに準ずる。した
がつて、多項式で示した第２誤り訂正ビツトの連
続ｙ(10)(D)に対するチヤンネルＢの寄与は、 ｘ（２、０）．D1＋ｘ（２、１）．D2＋ｘ（２、２）．
D3. となり、これは次のように表わすことができる。 D1.x(2)(D)． 同様にして、ｙ(10)(D)に対するチヤネルＣの寄与
は次のように表わされる。 （D1＋D0）．ｘ(3)(D)． 一般に、本例において、ランク数ｉを有するチ
ヤネルの第２誤り訂正ビツトの連続に対する寄与
は次式で表わすことができる。 ｇ(i)(D)．ｘ(i)(D)． したがつて、第１図に示す実施例においては、 ｇ(1)(D)＝D0（チヤネルＡ） ｇ(2)(D)＝D1（チヤネルＢ） ｇ(3)(D)＝D1＋D0（チヤネルＣ） ｇ(4)(D)＝D2（チヤネルＤ） ｇ(5)(D)＝D2＋D0（チヤネルＥ） ｇ(6)(D)＝D2＋D1（チヤネルＦ） ｇ(7)(D)＝D2＋D1＋D0（チヤネルＧ） ｇ(8)(D)＝D3（チヤネルＨ） 第２誤り訂正ビツトの連続（ｙ(10)(D)）は関連の
データチヤネルの個別の寄与のモジユーロー２和
として形成される。したがつて、 同様に、第１誤り訂正ビツトに対するデータチ
ヤネルの寄与も前述のように表示することができ
る。また、誤り訂正ビツトの流れに対してこれを
表示する場合は、個々の各誤り訂正ビツトに対し
ても同一表示が得られる。データチヤネル当りの
関連の誤り訂正ビツトと多項式として表示した寄
与間の比（商）は各データチヤネルに対して他の
任意のデータチヤネルの商と異なるものである。
データビツトおよび誤り訂正ビツトは各時間ごと
に１ビツトセルの間媒体に供給されるので、第２
の誤り訂正ビツトに対しては、各時間ごとに４つ
の連続するビツトセル時間内でのデータビツトを
考慮に入れる必要があり、このためには、後述す
るように、ある記憶容量を必要とする。この場合
には、第１誤り訂正ビツトを対象として決めたサ
ブグループの遅延演算子による多項式は（第１サ
ブグループに対しては）常に同一であるが、第２
サブグループに対しては各時間ごとに異なり、し
たがつて、その商も各時間ごとに異なる。すべて
のチヤネルに対して、２つの多項式のいずれをこ
の商の分子または分母として選択するかというこ
とは重要な事項ではない。したがつて、第１図に
示す４つのカラムは15のデータチヤネルに対して
充分なものであり、かつ、データチヤネルＡない
しＨのシーケンスは任意のものである。また、陰
影を施したカラムは全体としてシフトさせること
も可能である。それは挿入されるかまたはされな
い付加的時間遅延のみによる故である。このこと
は、前述した多項式において、遅延演算子Ｄの負
の指数も使用しうることを意味する。ただし、負
の遅延はただちに実現することはできないこと明
らかである。さらに、第１図において、第２の誤
り訂正ビツト用の15の可能なサブグループの組合
わせから種々の選択を行うことも可能である。 第２図は 5C2コード（一般的には oCnコード、
ｍ＜ｎ）とみなされる第２のコーデイング図を示
す。このコードはより長い時間シーケンスパター
ンを必要とし、したがつて、中間結果および／ま
たはデータビツトを蓄積するために、さらに大き
な記憶スペースを必要とするという難点を有する
が、これは必ずしも不都合なことではない。ま
た、第１図示コードでは、サブグループが１〜３
のデータビツトを有しているが、第２図示コード
ではすべて２つのデータビツトを有している。 第３図は第３のコーデイング図を示すもので、
この場合には、全サブグループは１データビツト
のみを有し、第２サブグループおよび第３サブグ
ループは各時間ごとに、その商が異なる遅延演算
子Ｄによる対の多項式を生ずる。ただし、この場
合、多項式それ自体はすべて相異なるものである
ことを要しない。したがつて、該第２グループの
全データビツトは同時に媒体に供給することを必
要としない。 第４図は第１および第２の誤り訂正ビツトの双
方に対して１つ以上の項を有する少なくとも１つ
の多項式を使用した他のコーデイング図を示すも
ので、図示コーデイングは２つのカラムのみを使
用して９つの異なる可能性が存在することを示し
ている。この場合、最後の２つの可能性はこれを
使用しないことが望ましい。これは、その場合に
は、訂正チヤネル内の誤りを検出する可能性がな
いことによる（この誤りは訂正するを要しない）。
したがつて、この場合には、すべての多項式を
（ａ＋bD1）で表わすことができ、訂正ビツトお
よび各データチヤネルに対して、（ａ＋ｂ＋≠０）
が有効となる。後者の場合の＋符号は排他的論理
和機能を表わす。第４図の上記以外の部分につい
ては後述することにする。 第５図は第１図示コーデイング図を用いた符号
装置を示す。図示装置は８つのデータ入力１〜
８、８つのデータ出力９〜１６、２つのコード出
力１７，１８、19個の排他的論理和ゲート１９〜
３４，３６，３８，４０およびビツト遅延ユニツ
ト３５，３７，３９を含み、データビツトはデー
タ源（図示を省略）から線１〜８上に供給される
ものとする。これらのデータビツトは符号文字Ａ
ないしＨで表示してある。前記データビツトは非
修飾形状で媒体（図示を省略）に接続したデータ
出力に供給するようにする。この接続は、例え
ば、適当なインピーダンス整合装置、書込みヘツ
ド（磁化可能媒体の場合）、NRZ−１コード用ゼ
ネレータなどのような媒体に適応した種々の構成
素子を含む。ビツト遅延ユニツト３５はデータビ
ツトＨを受信し、このデータを１ビツトセルに対
応する時間周期だけ遅延させる機能を有する。こ
れがため、素子３５は、例えば、クロツクパルス
系（図示を省略）により駆動するようにした既知
のシフトレジスタ段により形成する。同様に、ビ
ツト遅延ユニツト３７，３９もこのクロツクパル
ス系により駆動されるようにする。また、出力９
〜１８も同じようにして同期させ、各時間10ビツ
トが同時に媒体に供給されるようにする。ゲート
３２〜３４は論理機能ＤＥＦＧを形成し、
これをゲート３６を介して、１ビツトセル早くあ
らわれ、ビツト遅延素子３５の出力に導出される
データＨとモジユーロー２加算し、この加算結果
をビツト遅延素子３７に供給する。また、ゲート
２９〜３１は論理機能ＢＣＦＧを形成し、
これをゲート３８を介して、１ビツトセル早く到
来し、ビツト遅延ユニツト３７の出力に導出され
る結果とモジユーロー２加算し、かくして得られ
るゲート３８の出力信号をビツト遅延ユニツト３
９に供給する。また、ゲート２６〜２８は論理機
能ＡＣＥＧを形成し、これをゲート４０を
介して、１ビツトセル早く到来し、ビツト遅延ユ
ニツト３９の出力に導出される結果とモジユーロ
ー２加算し、その結果として得られるゲート４０
の出力信号を出力１８に供給する。この信号は前
述の第２誤り訂正ビツトを形成する。また、ゲー
ト１９〜２５は論理機能ＡＢＣＤＥＦ
ＧＨを形成する。ゲート２５の出力信号は出
力１７に供給するようにし、これにより前述の第
１誤り訂正ビツトを形成させる。 第６図は第４図示コーデイングを用いた符号装
置の他の実施例を示す。図示装置は８つのデータ
ビツト入力２０１〜２０８、８つのデータビツト
出力２０９〜２１６、２つの誤り訂正ビツト出力
２１７，２１８、13個のビツト遅延ユニツト２５
６〜２６８および16個の排他的論理和ゲート２４
１〜２５５，２５５Ａを含む。この場合には、ゲ
ート２４１，２４３，２４５は論理機能ＡＣ
ＥＧを形成し、ゲート２４２，２４４，２４６
は論理機能ＢＤＦＨを形成し、したがつ
て、ゲート２５３はパリテイビツトＡＢＣ
ＤＥＦＧＨを形成する。また、ゲート２
４７，２４８，２４９は１ビツト周期早く到来し
たデータビツトの論理機能ＢＣＦＧを形成
し、ゲート２５０，２５１，２５２はそれよりさ
らに１ビツト周期早く到来したデータビツトの論
理機能ＤＥＦＧを形成する。さらに３つの
ゲート２５４，２５５，２５５Ａは、ゲート２５
４によるゲート２４５の出力とゲート２４９の出
力の排他的論理和機能、ゲート２５５によるゲー
ト２５２の出力とゲート２５４の出力の論理和機
能、ゲート２５５Ａによるゲート２５５の出力と
さらに１ビツト周期早く到来したデータビツトＨ
との論理和機能を形成するので、ゲート２５５Ａ
からは各時間ごとに第２誤り訂正ビツトが導出さ
れる。この装置は、例えば、これらのビツト遅延
ユニツトが（２次元）バツフアシフトレジスタの
最終段の部分を形成している場合のように、充分
な記憶容量がある場合は、特に興味あるものとな
る。第６図にそれぞれ３つのグループで図示して
あるゲートは、シグネテイツクス社（Signetics
Corporation）に付与された米国特許第3838393
号による４ビツトパリテイ決定ユニツトのように
形成することができる。さらに、第５図示回路に
おいては、例えば、ゲート２１，２２，２３，２
４を省略して、他のゲートによりゲート３４およ
び２０の信号を組合わせ、ゲート２５の一方の入
力に供給することにより、複数の例えば４個の排
他的論理和ゲートを節約することもできる。 第７図は第４図示コードに関連する訂正装置を
示す。第４図の左側に示すコーデイング図は瞬時
データビツトに関するカラムＸおよび１ビツトセ
ルだけ早く到来したビツトに関するカラムＹを含
む。また、第４図の右半分は前述の誤り１００，
１１０，１０１，１１１の組合わせに対して生ず
る結果を示し、このグループの左のビツトは各時
間に値“１”を有し、排他的論理和ゲート３１
１，３１２を介して誤り検出ビツトとして最初に
供給される（“１”は関連データ内の誤りを表わ
す）。さらに、この実施例の場合は、第４図の最
初の７つのラインのみを使用しており、これらが
入力３００〜３０６である。第４図の６番目と７
番目のラインは２つの誤り訂正ビツト用として使
用する。また、素子３０９，３１０はそれぞれ例
えば、第５図または第６図に示す原理による第１
および第２の誤り除去ビツトを形成する。入力３
０７および３０８はそれぞれ第１および第２の誤
り訂正ビツトを受信する。したがつて、排他的論
理和ゲート３１１，３１２はそれぞれ第１および
第２の誤り検出ビツトを形成する。これらの誤り
訂正ビツトはORゲート３１３で組合わされ、３
ビツトシフトレジスタ３１４に蓄積される。ま
た、３ビツトの奥行と７ビツトの幅を有するシフ
トレジスタ３１５内のデータビツトに関しても同
じことが起る。さらに、排他的論理和ゲート３１
１，３１２の信号は直列的にロード可能なシフト
レジスタ３１６および３１７に記憶させるように
する。これらのシフトレジスタはいずれも３ビツ
トの記憶容量を有し、読取り専用メモリ
（ROM）３１８用の６ビツトアドレスレジスタ
として作動する。第７図においては、図を簡単に
するため、アドレスデコーダについては図示を省
略してある。排他的論理和ゲート３１１，３１２
の少なくとも１つが、ある時間に“０”のみを導
出後、はじめて“１”を導出した場合には、入力
チヤネル３００〜３０８の１つにおける誤りが表
示される。次いで、シフトレジスタ３１４の出力
に最初の“１”があらわれた場合には、シフトレ
ジスタ３１６および３１７は誤りチヤネルの明瞭
な表示に充分なデータ、すなわち、第４図の右側
部分よりの36アドレスの１つを含んでいることに
なる。シフトレジスタ３１４の“１”出力信号は
セツト・リセツトフリツプフロツプ３２３を
“１”位置にセツトする。かくしてフリツプフロ
ツプ３２３の出力から導出される０−１転移信号
は線３１９を介して素子３１６，３１７，３１８
による回路配置の使用可能（イネーブル）信号と
して作動する。このように、第４図の最初の７つ
のラインによりアドレス可能なROM３１８内の
少なくとも28の記憶場所には、各時間ごとに、例
えば１〜７の範囲の値を有する３ビツトコードの
ような誤りを含む関連のデータチヤネルのアドレ
スが含まれ、この場合、記憶容量は各々３ビツト
よりなる64ワードである。また、使用されていな
いワード記憶場所は、いずれにしてもデータ訂正
の制御を行わないため、そこにはデータ（000）
が含まれる。読出されたワードは３ビツトレジス
タ３２５に記憶され、デコーダ３２０で復号され
て、 7C1コードを形成し、誤りを含むデータチヤ
ネルを表示する。３つの連続するビツトセルが誤
りを生じない場合には、シフトレジスタ３１４内
の３つの“１”の制御により、NORゲート３２
４からは論理値“１”が導出され、これによりセ
ツト・リセツトフリツプフロツプ３２３およびレ
ジスタ３２５は０位置にセツトされる。 デコーダ３２０の出力信号は、訂正チヤネルを
表示するため線３２２を介して訂正装置３２１に
供給するようにするほか、マルチプレクサ３２６
にも供給する。また前記マルチプレクサ３２６
は、関連のビツトセル内に発生した誤り検出ビツ
トおよびすぐ前のビツトセルの誤り検出ビツトを
含むシフトレジスタ段３２７，３２８，３２９，
３３０よりのデータを受信するようにする。この
場合、これら４つのビツトのうち１つは誤りパタ
ーンを訂正するためのものである。また、入力チ
ヤネル３００，３０１，３０２が誤りを含む場合
には、段３３０内にある第１誤り検出ビツト（第
４図に交差線で示すビツトを使用する）が訂正装
置３２１に誘導される。これは、その場合、この
ビツトが誤りパターンを表示するためである。次
に、入力チヤネル３０３または３０４が誤りを含
む場合には、段３２９内の第１誤り検出ビツトが
訂正装置３２１に誘導される。その場合には、誤
り除去ビツトを決定する回路に１ビツトセルの遅
延を付加し、このシフトにより訂正を行うように
する。また、チヤネル３０５が誤りを含む場合に
は、同じようにして段３２８内の第２誤り検出ビ
ツト（第４図に陰影を施したもので示してある）
が誘導され、チヤネル３０６が誤りを含む場合に
は、段３２７内の第２誤り検出ビツトが同じよう
に誘導される。また、第２誤り検出ビツトはチヤ
ネル３００，３０１および３０２に対しても使用
することができる。マルチプレクサ３２６の出力
信号は訂正装置のための訂正パターンを形成す
る。また、マルチプレクサ３２６は一般の形式を
有するので、ここでは詳細な説明を省略する。与
えられた場合には、所定素子内で装置３２１と３
２６を組合わせることが好都合であり、また、
（デイ）マルチプレクサの出力線を各チヤネルに
対して独立したものとする場合は、線３２２を省
略することもできる。その場合には、マルチプレ
クサ３２６の正しい出力線を正しいデータチヤネ
ルに直接結合する。また、第４図の最後の２つの
ラインは２つの付加的データチヤネル用として使
用することができるが、その場合には、２つの誤
り訂正チヤネルは誤りを含まない可能性がある。
単一のチヤネルに任意の誤りパターンが生じた場
合、本装置は満足に作動する。これは、異なるチ
ヤネルの誤りが、誤りを含まない３つのカラムに
よつて隔離されている場合にも適用できる。これ
は、その場合には、正しく訂正された０−０−１
パターンが形成するためである。したがつて、ア
ドレス０を除く他のアドレスには、修復不可能な
分断が起つたことを報知する警報表示が含まれ
る。また、上述装置においては、簡単のため、シ
フトレジスタ段および記憶装置３１８に対するク
ロツクパルス系による同期についてはこれを省略
してある。 第８図は、第１図、第５図および第６図に示す
構成にもとづく復号・訂正装置を示す。図示装置
において、データビツトはシーケンスＡないしＨ
でチヤネル１６１Ａ〜１６８Ａに供給されるよう
にする。また、チヤネル１６９Ａには第１誤り訂
正ビツトを供給し、チヤネル１７０Ａには第２誤
り訂正ビツトを供給するようにする。図示装置は
第５図示装置と同じ係数のマトリクスを含み、排
他的論理和ゲート１０１〜１１４および３個のビ
ツト遅延ユニツト１４８，１４９，１５０を有す
る。前記ビツト遅延ユニツトはシフトレジスタに
より形成し、ビツト周波数に等しい周波数を有す
る単一クロツクパルス系により駆動されるように
する。このクロツクパルス系は、以下に詳述する
回路の他の部分をも駆動するようにする。例え
ば、ゲート１１１はその出力に第１誤り除去ビツ
トを発生し、ゲート１１４はその出力に第２誤り
除去ビツトを発生する。このように、これらのビ
ツトはデータビツトに関するビツトの流れにおい
て各時間ごとに発生し、システムは、例えば、10
個のチヤネルのすべてに一連の０を伝送すること
により始動する。また、除去・試験ビツトの生成
は同一アルゴリズムにより実現されるので、関連
の装置を、例えば、半複信トラヒツクのように双
方向において使用することもできる。次に、図示
装置は各データチヤネル（入力１６１Ａ〜１６８
Ａ）ごとに各ビツト周期の間１つのクロツクパル
スにより駆動される（図示を省略）３ビツトシフ
トレジスタ（素子１２４〜１４７）を有する。こ
れらのシフトレジスタの長さは、４つの連続する
ビツトセルを含む第１図の最長パターンに対応す
る数（陰影を施したカラムに関するチヤネルＨ）
より一段少ない。この記憶装置の目的については
後述することにする。 この点に関しては、第９図を参照する必要があ
る。第９図は第８図にその一部を示す復号装置の
第２部分を示すものである。第９図において、第
１誤り除去ビツトは端子１５９に供給され、排他
的論理和ゲート１６１において、端子１６０上の
第１誤り訂正ビツトとモジユーロー２加算され
る。かくして得られる論理値“１”は関連データ
内にビツト１誤り（または、ここでは説明を省略
する奇数の誤り）が発生したことを表わす。ま
た、前記結果が論理値“０”の場合には、関連の
８ビツトグループには１つの誤りが含まれること
はない。（２つ、４つ、…の誤りは発生するが、
ここでは説明を省略する）。したがつて、この場
合は、前者と対比したとき、第２誤り訂正ビツト
と第２誤り除去ビツト間に起りうる相違値を決定
する間に、２つまたはそれ以上の連続するビツト
誤りの影響を蒙る可能性がある。ゲート１１４の
第２誤り除去ビツトは排他的論理和ゲート１１５
によりチヤネル１７０Ａの第２誤り訂正ビツトと
モジユーロー２加算される。かくして、出力１８
４に論理値“０”が導出された場合は、 (a) 第１図の８つのチヤネル内の交差線で示すビ
ツトセルには誤りは発生せず、 (b) 関連の13のビツトセルには２つの誤りが発生
する（この場合についてはさらに後述する）。 ことを意味する。 しかしながら、出力１８４に論理値“１”が導
出された場合、それは第１図に交差線で示す13の
ビツトセルに単一ビツト誤りが発生したことを意
味する。また、これがチヤネルＡ，Ｂ，Ｄまたは
Ｈに係る場合には、ゲート１６１の１つの論理値
“１”信号との正確な符合（対応）が存在し、し
たがつて、誤りは局限化される。すなわち、排他
的論理和ゲート１１５または１６１に“１”信号
をもたらす該相違値間のビツトセル数の差により
その局限化が決められることになる。これら３つ
のチヤネルにおいて、次のビツトも正しくない場
合には、１つのシーケンスが起り、ゲート１１
５，１６１の双方から訂正すべきビツト数と同じ
長さを有する行の“１”信号が供給される。 また、表示された単一の正しくないビツトがチ
ヤネルＣ，ＥまたはＦに係る場合には、弧立した
誤りに関する場合、ゲート１６１よりの１つの論
理値“１”信号とゲート１１５よりの２つの論理
値“１”信号とにより、前記局限化が決められ
る。例えば、チヤネルＣまたはＦにおいて、一連
のビツトセル連続が正しくない場合は、“１”信
号は前記連続の始めと終り（誤り列より１ビツト
セルだけ長い長さを有する）に出力１８４にあら
われ、ゲート１６１より導出される信号は各時間
ごとに誤りを有するカラムを表示する。また、チ
ヤネルＥの場合は、奇数および偶数のビツトセル
は異なるセツトに属するが、それ以外のことにつ
いてはチヤネルＣまたはＤの場合と同じことが適
用される。また、これらの場合にも、前記局限化
はそれぞれ、ゲート１６１上の最初の信号（シグ
ナリング）とゲート１１５上の最初または２番目
の信号（シグナリング）間の（ビツトセルの）差
により決められる。このチヤネルに一連のビツト
誤りの連続があるときは、誤り列の始めと終り
に、出力１８４には２つの連続“１”信号が導出
され、誤り列の中間領域では端子１８４には
“０”信号が導出される。かくして端子１８４上
のビツト列は正しくないデータビツト列より２ビ
ツトセルだけ長い。また、表示される信号誤りが
チヤネルＧに係る場合には、局限化は弧立した誤
りの場合、ゲート１６１よりの１つの“１”信号
とゲート１１５よりの３つの連続する“１”信号
とにより決定される。誤り列は、出力１８４に誤
り列より２ビツトセル長い全長を有する信号の連
続10100101を発生させる。上述した事例は誤りパ
ターンの一例にすぎず、すべての単一チヤネル誤
りのパターンは解析により訂正することが可能で
ある。一般的に、マルチチヤネル誤りは修復不可
能である。本実施例の場合、マルチチヤネル誤り
は一般に次のような構成とする。すなわち、誤り
は２つの異なるチヤネルに起り、しかも（この配
置の場合は）データビツトの少なくとも３つのカ
ラムは、前記の異なるチヤネルに誤りが出現して
いる間は誤りが発生しないような構成とする。か
くすれば、この数は第２誤り訂正ビツトを決める
ために考慮されるカラムの数より１つ少ないこと
になる。 かくして、２ビツト誤りが同時に起り得ること
となるため、ゲート１１５の所定の“０”表示は
依然として誤り状態を表示することになる。した
がつて、端子１８４よりの信号は排他的論理和ゲ
ート１８３に供給され、ゲート１６１よりの信号
は３ビツトシフトレジスタに蓄積される。前記３
ビツトシフトレジスタは前述のクロツクパルスに
より駆動されるようにしたシフトレジスタ段１６
２，１６３および１６４を含む。いま、ゲート１
６１よりの３つの連続する信号が値“０”を有す
る場合は、図示のNORゲート１６５からは論理
値“１”が導出され、JKフリツプフロツプ１６
６，１６７，１６８，１６９に供給される。前記
の各フリツプフロツプはクロツクパルス（前述の
クロツクパルスと同じ）の縁部に反応するフリツ
プフロツプ（縁部トリガフリツプフロツプ）であ
る。ここでは、図を簡単にするためクロツクパル
ス線については図示を省略してある。また前記フ
リツプフロツプは、例えば、商品名TI.74S76型
を使用することができ、次のような真理値表を有
する。 Ｊ Ｋ Ci ０ ０ Ci−１ ０ １ ０ １ ０ １ １ １ ｉ−１ Ｊ＝Ｋ＝０の場合には、なにごとも起らない
が、Ｊ＝Ｋ＝１の場合には、クロツクパルスが受
信されたとき、常に位置が変化する。クロツクパ
ルスは、例えば、英国特許第1346547号に記載の
装置により、データの流れそれ自体から回復させ
るようにすることができる。この場合には、クロ
ツクパルスはビツトセル間の境界にあらわれるの
で、例えば、論理素子内に適当な遅延線を設ける
など既知の方法により、既知の“競合（レース）”
状態を生じないようにする必要がある。３つの訂
正ビツトカラム（第１図参照）が受信された場合
には、論理ゲート１６５は論理値“１”を導出す
る。このことはフリツプフロツプ１６６〜１６９
に対して、Ｋ＝１であることを意味する。さら
に、シフトレジスタ段１７５，１７６，１７７が
論理値“０”を含み、ゲート１６１が論理値
“０”を導出する場合には（後者はゲート１６５
から論理値“１”を導出させるために必要であ
る）、フリツプフロツプ１６６〜１６９に対して
Ｊ＝０であり、これらのフリツプフロツプはいか
なる場合にも、“０”位置をとり、休止位置とし
て機能する。フリツプフロツプ１６６〜１６９の
出力信号は端子１８９，１９０，１９１，１９２
に供給するようにし、前記各端子を第８図示回路
に接続する。第８図示回路において、AND／
NANDゲート１５１−１５８は、それらの反転
または非反転入力（丸印を付したものが反転入
力）を介して２進コードを 8C1コードに復号する
デコーダを形成する。しかし、フリツプフロツプ
１６６〜１６９の出力がすべて零の場合は、これ
らのゲートはいずれも端子１８８に供給される信
号を導通させることができない。この状態は“休
止”状態で、ORゲート１８６からは論理値
“０”が導出され、したがつてNORゲート１７８
はブロツクされない。また、シフトレジスタ段１
７５，１７６，１７７が論理値“０”を含む場合
にも、NORゲート１７８からは論理値“１”が
導出され、したがつてANDゲート１７４はブロ
ツクされない。前記ANDゲート１７４の出力信
号は段１７５，１７６，１７７を含む３ビツトシ
フトレジスタに記憶させるようにする。前記各シ
フトレジスタ段は前述したシフトレジスタと同じ
構成とし、図示を省略したクロツク線を介してシ
フトパルスを受信するものとする。しかし、これ
ら３つの段が論理値“１”を有する場合には、
ANDゲート１７４はそれによりブロツクされる。 上述の休止状態の場合を考えると、誤りはゲー
ト１６１の出力上の論理値“１”により表示する
ことができる。ゲート１１５が論理値“０”を導
出する場合は、誤りはチヤネルＢ，Ｄ，Ｆまたは
Ｈの１つに関係する。ゲート１６１よりの“１”
信号は次のクロツクパルスに反応して、シフトレ
ジスタ段１６２および１７５に記憶され、その結
果、ゲート１６５および１７８，１７４からはそ
の時間の間論理値“０”が導出される。シフトレ
ジスタ段１７５とゲート１７８，１７４における
遅延は、段１７５内の蓄積が、いわゆる“競合状
態（レース状態）”なしに行われるのに充分なも
のとする。上記の場合に、ゲート１１５から論理
値“１”が導出される場合には、ゲート１７０は
２つの“１”信号を受信し、Ｊ＝１、Ｋ＝０とな
つて、フリツプフロツプ１１６は“１”位置をと
る。このことはチヤネルＡ，Ｃ，ＥまたはＧの１
つに係る誤りであることを意味する。 誤りがチヤネルＡに係る場合には、フリツプフ
ロツプ１６６〜１６９の状態は同じ状態を保持
し、ゲート１７９は導通可能であり、ゲート１１
５，１６１は各時間に同一信号を導出するので、
ANDゲート１７０〜１７３は再び２つの論理値
“１”信号を受信しなくなる。したがつて、第８
図示ゲート１５１は端子１８８上の信号を導通し
うるようになるので、３ビツトセル後には、シフ
トレジスタ段１６４より導出される信号により、
ゲート１５１および排他的論理和ゲート１１６を
介して、検出された誤りの場合のチヤネルＡの信
号が活性となる。 誤りがチヤネルＢに係る場合には、端子１８４
上の“１”信号はゲート１６１より導出される信
号より１ビツトセル遅れてあらわれ、したがつて
ゲート１６１よりの信号はシフトレジスタ１７５
に記憶される。この場合ゲート１７０は、他の誤
りに無関係にブロツクされるので、端子１８４の
“１”信号はゲート１７１を介してフリツプフロ
ツプ１６７の位置にテークアツプされる。その後
では、端子１８４上の論理値“１”は、常に、前
のビツトセルにゲート１６１により供給されるシ
フトレジスタ段１６２の出力“１”信号と同時に
あらわれるので、その状態は安定することにな
る。その結果、排他的論理和ゲート１８５は常に
零信号を導出する。かくして、チヤネルＡに関し
て記述したのと同じように、ゲート１５２は導通
可能となり、排他的論理和ゲート１１７を介して
チヤネルＢに関する訂正を作動させる。 チヤネルＤの誤りに係る手順も同様であるが、
この場合には、端子１８４上の最初の“１”信号
はゲート１６１より導出される“１”信号より２
ビツトセル遅れてあらわれ、ゲート１６１よりの
“１”信号はシフトレジスタ段１６３に記憶され
る。また、この場合には、フリツプフロツプ１６
８のみが“１”位置をとる。 チヤネルＨの誤りの場合には、端子１８４より
の信号を直接使用する。したがつて、この場合、
ゲート１６１よりの信号は、３ビツトセル後に段
１７７に記憶されるので、論理ゲート１７３から
は論理値“１”が導出され、フリツプフロツプ１
６９に対してＪ＝１となる。この場合、Ｋは任意
であるが、フリツプフロツプ１６９の出力信号は
常に“１”となる。また、この場合には、ゲート
１７３の出力信号を直接使用して、ゲート１５８
を導通させうるようにする。さもないと、すべて
のチヤネルに付加的シフトレジスタを必要とす
る。フリツプフロツプ１６９のセツト後は、その
出力信号によりORゲート１８７を介して同じよ
うな方法でチヤネルＨに関する訂正を作動させ
る。 また、チヤネルＣの誤りの場合には、前述のよ
うな方法でフリツプフロツプ１６６が“１”位置
にセツトされ、ゲート１６１よりの“１”信号は
段１７５および段１６２にシフトされる。第２ビ
ツトカラムに誤りが生じない場合には、ゲート１
６１、したがつてゲート１７９からも“０”信号
が導出されるが、端子１８４は“１”信号を受信
するため、フリツプフロツプ１６７も“１”位置
をとる。第２ビツトカラムが１つの誤りを含む場
合は、ゲート１６１からゲート１７９と同様に
“１”信号が導出される。その場合には、端子１
８４上の信号は２つの誤りにより決定され、零に
等しくなる。かくして、フリツプフロツプ１６７
は再び“１”位置をとり、その後は、ゲート１１
５，１７９および１８０よりの信号のうち２つが
論理値“１”信号を生ずるか、前記信号のいずれ
も“１”信号を発生しないということから、状態
の変化は起らない。 チヤネルＦの誤りの場合の手順も同様である
が、この場合には、ゲート１１５よりの信号とゲ
ート１６１よりの信号間にさらに１ビツトセルの
時間シフトがあるため、フリツプフロツプ１６７
および１６８が“１”位置をとる。 また、チヤネルＥの誤りの場合には、フリツプ
フロツプ１６６は“１”位置をとる。次のカラム
が誤りを含む場合には、ゲート１６１および１７
９から“１”信号が導出されるが、ゲート１１５
も“１”信号を導出するため、ゲート１８３から
は零信号が導出される。このカラム（第２カラ
ム）が誤りを含まない場合は、ゲート１１５およ
び１６１からは零信号が導出される。また、第３
カラムが誤りを含まない場合には、ゲート１６１
から零信号が供給されるが、この場合には、第１
カラムの誤りにより、ゲート１１５からは“１”
信号が導出され、したがつて、フリツプフロツプ
１６８は“１”位置をとる。第３カラムが誤りを
含まない場合は、ゲート１６１からは“１”信号
が供給されるが、この場合には、ゲート１１５に
対して２つの１ビツト誤りが考えられるので、端
子１８４は零状態を保持し、フリツプフロツプ１
６８は再び“１”位置をとる。 また、チヤネルＧの誤りの場合には、チヤネル
Ｃの場合に述べたように、フリツプフロツプ１６
６，１６７は“１”位置をとる。したがつて、こ
の場合には次のような可能性が存在する。
【表】 また、フリツプフロツプ１６８はあらゆる場合
に“１”位置をとるので、この場合には次のよう
な可能性が存在する。
【表】 かくして、形成された状態は常に保持され、右
側のチヤネルはゲート１５１〜１５８の復号によ
り訂正される。これに関連して、第１０図はフリ
ツプフロツプ１６６〜１６９のとり得る位置を示
すもので、一番左のビツトはフリツプフロツプ１
６６に関連し、また、矢印は起りうる転移を示
す。関連の位置が端の位置である場合には、前述
されたデータチヤネル内の誤りに関連する。休止
位置にある位置0000には、他のすべての位置から
直ちに到達可能である。 第１図に示すコーデイング図は種々の数のチヤ
ネルに対して同じような方法で実現することがで
き、このことは第２図に示すコーデイング図につ
いても適用することができる。ただし、第８図に
示すゲート１０１〜１１５により実現される係数
のマトリクスとゲート１５１〜１５８による復号
に関しては相互に異なるものとなる。さらに、フ
リツプフロツプ１６６〜１６９の数は、第１図示
コーデイングに対しては８ないし１５のチヤネル
に対してのみ、第２図示コーデイングに対しては
７ないし１０のチヤネルに対してのみ適用可能で
ある。また第３図示コーデイングに対しては、す
べての誤り訂正・除去ビツトを決めるのにホール
ド素子を必要とする。 したがつて、第６図、第７図による回路は以下
に示す構成素子を有する。 (1) 第１および第２の誤り除去ビツトを計算し、
かつ、それに対応する第１および第２の誤り訂
正ビツトに関する相違値を決定するための係数
マトリクス（素子１０１〜１１５，１４８，１
４９，１５０，１６１） (2) 最長のタイムシーケンスパターンまたは第２
誤り訂正ビツト用として使用する多項式の遅延
演算子の最高のべきに等しい長さにあるいはこ
れより１ビツト短い長さのデータ素子と、第１
誤り訂正・除去ビツトの相違とのための遅延線
（素子１２４〜１４７，１６２〜１６４） (3) 誤りを含むチヤネルのコードを調整するため
のスタート入力およびストツプ入力を含むシー
ケンサー装置（素子１７４〜１７８） (4) 式Ｔ＝ＲQ0.G0Q1.G1…Ｑ（ｎ−１）・
Ｇ（ｎ−１）（Ｒは正しく生成された第２誤り除
去ビツトと第２誤り訂正ビツト間の相違、Qj
は連続する第１誤り訂正ビツトと第１誤り除去
ビツト間の相違、また、Gjはすでに蓄積され
ている訂正ベクトル成分）によりテークオーバ
信号Ｔを決定するための装置（素子１７９〜１
８５） (5) 制御装置の位置の１ビツトを導通させるため
のテークオーバ信号Ｔにより作動可能としたデ
イマルチプレクサ（素子１７０〜１７３） (6) 訂正ベクトルを蓄積するための記憶素子（素
子１６６〜１６９，１８６，１８７） (7) 第１誤り訂正ビツトと第１誤り除去ビツト間
の遅延相違信号を訂正のためのデータチヤネル
の１つに導通させるデコード・デイマルチプレ
クス装置（素子１１６〜１２３，１５１〜１５
８）。
【図面の簡単な説明】
第１図は第１コーデイング図、第２図は第２コ
ーデイング図、第３図は第３コーデイング図、第
４図は第４コーデイング図、第５図は第４図示コ
ーデイングに係る第１符号装置の概要図、第６図
は第１図示コーデイングによる第２符号装置の概
要図、第７図は第４図示コーデイングによる訂正
装置の概要図、第８図は第５図示装置の付属装置
として形成した訂正装置の第１部分を示す詳細
図、第９図は第８図に関連する符号装置の他の部
分を示す詳細図、第１０図は第９図示記憶装置の
状態図である。 １〜８……データビツト入力、９〜１６……デ
ータビツト出力、１７，１８……誤り訂正ビツト
用出力、１９〜３４，３６，３８，４０……排他
的論理和ゲート、３５，３７，３９……ビツト遅
延ユニツト、１０１〜１２３……排他的論理和ゲ
ート、１２４〜１４７……３ビツトシフトレジス
タ、１４８〜１５０……ビツト遅延ユニツト、１
５１〜１５８……AND／NANDゲート、１５
９，１６０……端子、１６１，１８２，１８３，
１８５……排他的論理和ゲート、１６１Ａ〜１７
０Ａ……チヤネル入力、１６２〜１６４……シフ
トレジスタ段、１６５，１７８……NORゲート、
１６６〜１６９……JKフリツプフロツプ、１７
０〜１７４，１７９〜１８１……ANDゲート、
１８４，１８８〜１９２……端子、１８６，１８
７……ORゲート、２０１〜２０８……データビ
ツト入力、２０９〜２１６……データビツト出
力、２１７，２１８……誤り訂正ビツト用出力、
２４１〜２５５，２５５Ａ……排他的論理和ゲー
ト、２５６〜２６８……ビツト遅延ユニツト、３
００〜３０６……入力、３０７，３０８……誤り
訂正ビツト用入力、３０９，３１０……素子、３
１１，３１２……排他的論理和ゲート、３１３…
…ORゲート、３１４〜３１７……シフトレジス
タ、３１８……読取り専用メモリ（ROM）、３
１９，３２２……線、３２０……デコーダ、３２
１……訂正装置、３２３……セツト・リセツトフ
リツプフロツプ、３２４……NORゲート、３２
５……３ビツトレジスタ、３２６……マルチプレ
クサ、３２７〜３３０……シフトレジスタ段。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 夫々（ｎ−２）ビツトから成り、かつ遅
    延セルＤによつて時間的に合間が置かれるよう
    になる連続した第１グループ内の入力データビ
    ツトの流れを受け入れるための（ｎ−２）個の
    並列データ入出力、 (b) この並列データ入力に連なるとともに媒体の
    （ｎ−２）個から成る並列データチヤネル夫々
    への受け入れの順に夫々（ｎ−２）データビツ
    トの前記第１グループを送出するための（ｎ−
    ２）個の並列データ出力（ｎ＞６）、 (c) 受け入れられた前記（ｎ−２）データビツト
    の第１グループのデータ内容を受け取り、かつ
    そこから同期的に、前記（ｎ−２）個の並列デ
    ータチヤネルへの前記第１グループの各送出と
    ともに、前記媒体の第（ｎ−１）番目の並列冗
    長チヤネルに第１誤り訂正ビツトを送り出すた
    めの第１モデユーロー２加算手段によつて前記
    並列データ入力に接続されるとともに、少なく
    とも（ｎ−２）個の前記並列データチヤネル
    夫々にとつて前記第１誤り訂正ビツトへの寄与
    が遅延演算子Ｄによる第１非零多項式夫々にお
    いて表される第１手段および (d) 前記並列データ入力で受け入れられた少なく
    とも（ｎ−１）データビツトから成る第２グル
    ープのデータ内容を受け取り、かつそこから同
    期的に、前記（ｎ−２）個の並列データチヤネ
    ルへの前記第１グループの各送出とともに、第
    ２モデユーロー２加算手段と遅延手段とにより
    前記媒体の第ｎ番目の並列冗長チヤネルに第２
    誤り訂正ビツトを送り出すための前記第２モデ
    ユーロー２加算手段と遅延手段とによつて前記
    並列データ入力に接続される第２手段 を具えて、 前記（ｎ−２）個の並列データチヤネル夫々に
    とつて、少なくとも１ビツトから成る第２サブグ
    ループが、遅延演算子Ｄによる第２非零多項式
    夫々によつて表されるように、第３グループの一
    部を成すとともに、単一チヤネル誤り訂正のため
    に、前記第２誤り訂正ビツトに寄与するチヤネル
    の遅延演算子Ｄによる前記第２多項式と、遅延演
    算子Ｄによる前記対応する第１多項式との商が他
    のチヤネルに関連するすべての前記商から相違す
    るようにし、 また、前記第２誤り訂正ビツトの生成で生じる
    全遅延が、多くとも前記第２誤り訂正ビツトに寄
    与するチヤネル数の半分に等しいビツトセル数で
    ある範囲内において、少なくとも前記チヤネルの
    半分にとつて前記第１あるいは第２誤り訂正ビツ
    トのいずれかへの寄与は、前記関連する多項式が
    少なくとも２つの項を有する程度であるようにし
    たことを特徴とする複数チヤネルによる２進デー
    タ伝送装置。 ２ (a) 夫々（ｎ−２）ビツトから成り、かつ遅
    延セルＤによつて時間的に合間が置かれるよう
    になる連続した第１グループ内の入力データビ
    ツトの流れを受け入れるための（ｎ−２）個の
    並列データ入力、 (b) この並列データ入力に連なるとともに媒体の
    （ｎ−２）個から成る並列データチヤネル夫々
    への受け入れの順に夫々（ｎ−２）データビツ
    トの前記第１グループを送出するための（ｎ−
    ２）個の並列データ出力（ｎ＞６）、 (c) 受け入れられた前記（ｎ−２）データビツト
    の第１グループのデータ内容を受け取り、かつ
    そこから同期的に、前記（ｎ−２）個の並列デ
    ータチヤネルへの前記第１グループの各送出と
    ともに、前記媒体の第（ｎ−１）番目の並列冗
    長チヤネルに第１誤り訂正ビツトを送り出すた
    めの第１モデユーロー２加算手段によつて前記
    並列データ入力に接続されるとともに、少なく
    とも（ｎ−２）個の前記並列データチヤネル
    夫々にとつて前記第１誤り訂正ビツトへの寄与
    が遅延演算子Ｄによる第１非零多項式夫々にお
    いて表される第１手段および (d) 前記並列データ入力で受け入れられた少なく
    とも（ｎ−１）データビツトから成る第２グル
    ープのデータ内容を受け取り、かつそこから同
    期的に、前記（ｎ−２）個の並列データチヤネ
    ルへの前記第１グループの各送出とともに、第
    ２モデユーロー２加算手段と遅延手段とにより
    前記媒体の第ｎ番目の並列冗長チヤネルに第２
    誤り訂正ビツトを送り出すための前記第２モデ
    ユーロー２加算手段と遅延手段とによつて前記
    並列データ入力に接続される第２手段 を具えて、 前記（ｎ−２）個の並列データチヤネル夫々
    にとつて、少なくとも１ビツトから成る第２サ
    ブグループが、遅延演算子Ｄによる第２非零多
    項式夫々によつて表されるように、第３グルー
    プの一部を成すとともに、単一チヤネル誤り訂
    正のために、前記第２誤り訂正ビツトに寄与す
    るチヤネルの遅延演算子Ｄによる前記第２多項
    式と、遅延演算子Ｄによる前記対応する第１多
    項式との商が他のチヤネルに関連するすべての
    前記商から相違するようにし、 また、前記第２誤り訂正ビツトの生成で生じ
    る全遅延が、多くとも前記第２誤り訂正ビツト
    に寄与するチヤネル数の半分に等しいビツトセ
    ル数である範囲内において、少なくとも前記チ
    ヤネルの半分にとつて前記第１あるいは第２誤
    り訂正ビツトのいずれかへの寄与は、前記関連
    する多項式が少なくとも２つの項を有する程度
    であるようにした複数チヤネルによる２進デー
    タ伝送装置であつて、 (e) 前記第１グループおよび第２グループ夫々に
    対応するデータビツトの第４グループおよび第
    ５グループから各時間に第１および第２の誤り
    除去ビツトを計算するとともに、夫々第１誤り
    訂正ビツトおよび第１誤り除去ビツトと、第２
    誤り訂正ビツトおよび第２誤り除去ビツトとか
    ら、夫々符号値および相違値を有する第１誤り
    検出ビツト（Ｑ）および第２誤り検出ビツト
    （Ｒ）を計算するための再計算装置、 (f) 誤りを含むチヤネルを表示する訂正ベクトル
    を蓄積するための記憶装置、 (g) この記憶装置にチヤネル表示を行わない擬似
    訂正ベクトルを記憶させるために、符号値を有
    する所定数の連続誤り検出ビツトの制御のもと
    に前記記憶装置用のリセツト信号を発生させる
    ようにしたリセツト装置、 (h) 少なくともその一つは相違値を有するような
    連続誤り検出ビツトの複数の所定パターンを検
    出するとともに、誤りを含むチヤネル用の訂正
    ベクトルを形成させ、かつ、このベクトルを前
    記記憶装置に記憶させるための検出装置および (i) 前記記憶装置に蓄積された訂正ベクトルの制
    御のもとに、誤りを含むデータチヤネルを表示
    し、かつ少なくとも１つの誤り検出ビツトの相
    違値の制御のもとに、表示チヤネル内の誤りを
    訂正するための訂正装置 を具えて、 前記第１および第２の誤り訂正チヤネルを含む
    ｎ個の並列チヤネル内で前記媒体から受け入れら
    れた２進データを抜き出し、また必要に応じて訂
    正するようにしたことを特徴とする複数チヤネル
    による２進データ伝送装置。 ３ 前記第１グループは、前記データチヤネル
    夫々に対して単一の第１データビツトを有すると
    ともに、前記第２サブグループの間で単一の第２
    誤り訂正ビツトを対象とする前記第２サブグルー
    プの遅延演算子Ｄによる多項式の係数により２進
    コードを形成させるようにしたことを特徴とする
    特許請求の範囲第１項または第２項に記載の複数
    チヤネルによる２進データ伝送装置。 ４ ビツトセル内の前記２進コードの長さを少な
    くとも 2log（ｎ−１）に等しい最小の整数ｐに多
    くとも等しくしたことを特徴とする特許請求の範
    囲第２項または第３項に記載の複数チヤネルによ
    る２進データ伝送装置。 ５ 前記検出装置の出力は、ビツトセルごとに作
    動されるシフトレジスタの入力に接続されて、最
    初に受け入れた相違値を有する誤り検出ビツトの
    制御のもとに前記シフトレジスタに実効pC1コー
    ド（ランニングpC1コード）を記憶させるように
    し、また前記シフトレジスタの出力は、前記記憶
    装置の入力に接続されて、他の相違信号の前記制
    御のもとに訂正ベクトル成分をｐ個の２進素子の
    最大長の範囲まで前記記憶装置に供給するように
    したことを特徴とする特許請求の範囲第２項記載
    の複数チヤネルによる２進データ伝送装置。
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