JPS63178689A - ス−パ−インポ−ザ - Google Patents
ス−パ−インポ−ザInfo
- Publication number
- JPS63178689A JPS63178689A JP1048287A JP1048287A JPS63178689A JP S63178689 A JPS63178689 A JP S63178689A JP 1048287 A JP1048287 A JP 1048287A JP 1048287 A JP1048287 A JP 1048287A JP S63178689 A JPS63178689 A JP S63178689A
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- JP
- Japan
- Prior art keywords
- signals
- digital
- color
- switching
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は２つの画像信号源に対して、１フレームの間
に両者を画素単位に切換えて出力することにより重畳表
示を実現するスーパーインポーザに関するものである。
に両者を画素単位に切換えて出力することにより重畳表
示を実現するスーパーインポーザに関するものである。
［従来の技術］
従来、この種の装置としては第３図に示すものがあった
。図において、（１）は標準ビデオ信号からアナログＲ
，Ｇ、Ｈの色信号を抽出するための復調器、（２）は上
記アナログＲ，Ｇ、Ｂ信号をデジタルＲ，Ｇ、Ｂ信号に
変換するためＡ／Ｄ変換器、（３）はビデオ信号のクロ
ック系と後述する外部デジタルＲ，Ｇ、Ｂ信号入力のク
ロック系とを結合させるためのファーストインファース
トアウト（以下ＦＩＦＯと称す）メモリ、（４）はビデ
オ信号系のクロックを用いてＡ／Ｄ変換器（２）および
ＦＩＦＤメモリ（３）を制御するためのＡ／Ｄ及びＦ
ＩＦＯ制御回路、（５）は上記ＦＩＦＯメモリ（３）か
ら読出されたデジタルＲ，Ｇ、Ｂデータをビデオ信号の
操作に従って順次１フレーム分記憶させるためのフレー
ムメモリ、（６）はフレームメモリ（５）に対する書込
み／読出しアドレスの発生および種々の制御パルスを発
生させるためのフレームメモリ制御回路、（７）は上記
フレームメモリ（５）から読出されたデジタルＲ，Ｇ、
Ｂ信号と外部より入力されるデジタルＲ，Ｇ、Ｂ信号と
を切換えて出力するための切換器、（８）は外部デジタ
ルＲ，Ｇ、Ｂ信号からある特定の色を検出するための抜
取色検出回路、（９）は上記切換器を制御すめための切
換信号、（１０）は上記切換器（７）の出力であるデジ
タルＲ，Ｇ、Ｂ信号をアナログ信号に変換し表示機器に
出力するためのＤ／Ａ変換器である。
。図において、（１）は標準ビデオ信号からアナログＲ
，Ｇ、Ｈの色信号を抽出するための復調器、（２）は上
記アナログＲ，Ｇ、Ｂ信号をデジタルＲ，Ｇ、Ｂ信号に
変換するためＡ／Ｄ変換器、（３）はビデオ信号のクロ
ック系と後述する外部デジタルＲ，Ｇ、Ｂ信号入力のク
ロック系とを結合させるためのファーストインファース
トアウト（以下ＦＩＦＯと称す）メモリ、（４）はビデ
オ信号系のクロックを用いてＡ／Ｄ変換器（２）および
ＦＩＦＤメモリ（３）を制御するためのＡ／Ｄ及びＦ
ＩＦＯ制御回路、（５）は上記ＦＩＦＯメモリ（３）か
ら読出されたデジタルＲ，Ｇ、Ｂデータをビデオ信号の
操作に従って順次１フレーム分記憶させるためのフレー
ムメモリ、（６）はフレームメモリ（５）に対する書込
み／読出しアドレスの発生および種々の制御パルスを発
生させるためのフレームメモリ制御回路、（７）は上記
フレームメモリ（５）から読出されたデジタルＲ，Ｇ、
Ｂ信号と外部より入力されるデジタルＲ，Ｇ、Ｂ信号と
を切換えて出力するための切換器、（８）は外部デジタ
ルＲ，Ｇ、Ｂ信号からある特定の色を検出するための抜
取色検出回路、（９）は上記切換器を制御すめための切
換信号、（１０）は上記切換器（７）の出力であるデジ
タルＲ，Ｇ、Ｂ信号をアナログ信号に変換し表示機器に
出力するためのＤ／Ａ変換器である。
次に動作について説明する。なお、以下ビデオ信号はＲ
，Ｇ、Ｂ各８ビットにＤ／Ａ変換され、外部デジタル入
力はＲ，Ｇ、Ｂ各４ビットで入力される場合について示
す。まず、外部より入力されるビデオ信号は、復調器（
１）によって輝度信号とクロマ信号に分離されたあとマ
トリクス演算を経て、アナログのＲ，Ｇ、Ｂ信号として
出力される。続いて、このアナログＲ，Ｇ、Ｂ信号は次
段のＡ／Ｄ変換器（２）によってＲ，Ｇ、Ｂ各８ビット
のデジタルデータに変換されてＦ ＩＦＯメモリ（３）
に入力される。この時、Ａ／Ｄ変換器（２）に与えるク
ロックあるいはＦＩＦＯメモリ（３）に与えるアドレス
情報、書込みパルス等は、Ａ／Ｄ及びＦＩＦＯ制御回路
（４）が発生する。
，Ｇ、Ｂ各８ビットにＤ／Ａ変換され、外部デジタル入
力はＲ，Ｇ、Ｂ各４ビットで入力される場合について示
す。まず、外部より入力されるビデオ信号は、復調器（
１）によって輝度信号とクロマ信号に分離されたあとマ
トリクス演算を経て、アナログのＲ，Ｇ、Ｂ信号として
出力される。続いて、このアナログＲ，Ｇ、Ｂ信号は次
段のＡ／Ｄ変換器（２）によってＲ，Ｇ、Ｂ各８ビット
のデジタルデータに変換されてＦ ＩＦＯメモリ（３）
に入力される。この時、Ａ／Ｄ変換器（２）に与えるク
ロックあるいはＦＩＦＯメモリ（３）に与えるアドレス
情報、書込みパルス等は、Ａ／Ｄ及びＦＩＦＯ制御回路
（４）が発生する。
即ち、Ｆ ＩＦＯメモリ（３）の書込みまでの制御は、
ビデオ信号に同期したクロックを用いて行なわれる。一
方、Ｆ ＩＦＯメモリ（３）の読出しは、次段フレーム
メモリ（５）の書込み及び読出し系のクロックと同期し
て行なわれる。
ビデオ信号に同期したクロックを用いて行なわれる。一
方、Ｆ ＩＦＯメモリ（３）の読出しは、次段フレーム
メモリ（５）の書込み及び読出し系のクロックと同期し
て行なわれる。
しかして、フレームメモリ（５）では、ビデオ信号から
の画素データの書込み及び表示のための読出しをどちら
も停止してはならない系であるため、書込み時間と読出
し時間を時分割で交互に挿入することにより、表示のた
めにどこの画素を読出していようともランダムなアドレ
スに書込むことができるように構成しである。以上のよ
うなフレームメモリ（５）の動作は、外部デジタルＲ，
Ｇ、Ｂ入力に同期した外部水平／垂直同期信号をもとに
フレームメモリ制御回路（６）が行なう。これによって
、全く非同期な２つの外部映像信号源、即ち、ビデオ信
号入力とデジタルＲ，Ｇ、Ｂ入力が同期化されたことに
なる。
の画素データの書込み及び表示のための読出しをどちら
も停止してはならない系であるため、書込み時間と読出
し時間を時分割で交互に挿入することにより、表示のた
めにどこの画素を読出していようともランダムなアドレ
スに書込むことができるように構成しである。以上のよ
うなフレームメモリ（５）の動作は、外部デジタルＲ，
Ｇ、Ｂ入力に同期した外部水平／垂直同期信号をもとに
フレームメモリ制御回路（６）が行なう。これによって
、全く非同期な２つの外部映像信号源、即ち、ビデオ信
号入力とデジタルＲ，Ｇ、Ｂ入力が同期化されたことに
なる。
そして、フレームメモリ（５）から読出されたＲ、Ｇ、
Ｂ各８ビットのデータ及び外部入力のデジタルＲ，Ｇ、
Ｂ各４ビットのデータは切換器（７）に入力される。こ
の時前者と後者ではビット数が異なるため、後者の４ビ
ツトを８ビツトのうちの上位４ビツトに接続し、下位を
全て“ゼロパとすることによりビットの拡張を行なう。
Ｂ各８ビットのデータ及び外部入力のデジタルＲ，Ｇ、
Ｂ各４ビットのデータは切換器（７）に入力される。こ
の時前者と後者ではビット数が異なるため、後者の４ビ
ツトを８ビツトのうちの上位４ビツトに接続し、下位を
全て“ゼロパとすることによりビットの拡張を行なう。
一方、切換器（７）を切換えるための切換信号（８）は
抜取色検出回路（８）が発生する。該抜取色検出回路（
８）には、外部からのデジタルＲ，Ｇ、Ｂ信号が入力さ
れており、ある特定の色が入力された時に切換信号（９
）の極性を反転させてやる。即ち、通常は外部デジタル
Ｒ，Ｇ、Ｂ入力が表示されるように切換器（７）を切換
えておき、黒色（Ｒ＝Ｇ＝Ｂ＝φＨ）が入力された時に
切換信号（９）を反転させれば、黒色が入力されている
間だけ、ビデオＲ２Ｇ、Ｂ信号が選択されるようになり
、これが次段のＤ／Ａ変換器（１０）によってアナログ
Ｒ，Ｇ、Ｂ信号として表示機器に送られ、画面として表
示される。これによって本来、黒色が表示されるべき領
域にビデオ画像が表示され、２つの外部画像信号源によ
る重畳表示が実現される。
抜取色検出回路（８）が発生する。該抜取色検出回路（
８）には、外部からのデジタルＲ，Ｇ、Ｂ信号が入力さ
れており、ある特定の色が入力された時に切換信号（９
）の極性を反転させてやる。即ち、通常は外部デジタル
Ｒ，Ｇ、Ｂ入力が表示されるように切換器（７）を切換
えておき、黒色（Ｒ＝Ｇ＝Ｂ＝φＨ）が入力された時に
切換信号（９）を反転させれば、黒色が入力されている
間だけ、ビデオＲ２Ｇ、Ｂ信号が選択されるようになり
、これが次段のＤ／Ａ変換器（１０）によってアナログ
Ｒ，Ｇ、Ｂ信号として表示機器に送られ、画面として表
示される。これによって本来、黒色が表示されるべき領
域にビデオ画像が表示され、２つの外部画像信号源によ
る重畳表示が実現される。
［発明が解決しようとする問題点］
従来のスーパーインポーザは、以上のように予めある定
まったある１色を検出して、これによって重畳領域を決
定するように構成されているため検出色そのものは画像
として表示することができず、画像を作成する時に色数
が制限され、はなはだ不便であるという問題点があった
。
まったある１色を検出して、これによって重畳領域を決
定するように構成されているため検出色そのものは画像
として表示することができず、画像を作成する時に色数
が制限され、はなはだ不便であるという問題点があった
。
この発明は、上記のような問題点を解消するためになさ
れたもので、使用不可能となる色がないスーパーインポ
ーザを得ることを目的とする。
れたもので、使用不可能となる色がないスーパーインポ
ーザを得ることを目的とする。
〔問題点を解決するための手段］
この発明に係るスーパーインポーザは、抜取色検出回路
における抜取色をスーパーインポーザ外部より任意に設
定できるように構成したもので、外部よりダイナミック
に切換えることのできる切換器制御回路を備えたもので
ある。
における抜取色をスーパーインポーザ外部より任意に設
定できるように構成したもので、外部よりダイナミック
に切換えることのできる切換器制御回路を備えたもので
ある。
［作用］
この発明においては、抜取色をダイナミックに変更でき
るようになるために、例え、ある画面で表示できない色
（抜取色）であっても、他の画面では、表示可能な色と
することができ、すべての色を表示することが可能とな
る。
るようになるために、例え、ある画面で表示できない色
（抜取色）であっても、他の画面では、表示可能な色と
することができ、すべての色を表示することが可能とな
る。
［実施例］
以下、この発明の一実施例について図を用いて説明する
。第１図はこの発明の一実施例を示し、第３図と同一機
能を有する部分は、同一符号を付して説明を省略する。
。第１図はこの発明の一実施例を示し、第３図と同一機
能を有する部分は、同一符号を付して説明を省略する。
しかして、（１１）は外部からデジタルＲ，Ｇ、Ｂ信号
（各４ビツト）が入力されるとともに、外部の中央演算
処理装置（以下ＣＰＵと略す）等を有する機器から設定
される抜取色のＲ，Ｇ、Ｂ （各４ビツト）の値が入力
され、これによって、切換器（７）に対する切換信号（
９）を発生する切換器制御回路である。
（各４ビツト）が入力されるとともに、外部の中央演算
処理装置（以下ＣＰＵと略す）等を有する機器から設定
される抜取色のＲ，Ｇ、Ｂ （各４ビツト）の値が入力
され、これによって、切換器（７）に対する切換信号（
９）を発生する切換器制御回路である。
上記切換器制御回路（１１〕としては、第２図に示す構
成のものを採用する。この第２図において（１２ａ）
〜（１２ｃ）はそれぞれＲ，Ｇ、Ｂ信号（各４ビツト）
に対応する比較器、（１３）はアンド素子を示し、外部
信号源より入力されるデジタルＲ２Ｇ、Ｂ信号（各４ビ
ツト）は、外部より設定された抜取色のＲ，Ｇ、Ｂ （
各４ビツト）と各々比較され、Ｒ，Ｇ、Ｂがすべて一致
した時、即ち、色が一致した時に切換器（７）に対する
切換信号（９）の極性を反転さぜるように構成されてい
る。
成のものを採用する。この第２図において（１２ａ）
〜（１２ｃ）はそれぞれＲ，Ｇ、Ｂ信号（各４ビツト）
に対応する比較器、（１３）はアンド素子を示し、外部
信号源より入力されるデジタルＲ２Ｇ、Ｂ信号（各４ビ
ツト）は、外部より設定された抜取色のＲ，Ｇ、Ｂ （
各４ビツト）と各々比較され、Ｒ，Ｇ、Ｂがすべて一致
した時、即ち、色が一致した時に切換器（７）に対する
切換信号（９）の極性を反転さぜるように構成されてい
る。
したがって、上記実施例によれば、抜取色をダイナミッ
クに変更できるようになるため、例え、ある画面で表示
できない色（抜取色）であっても、他の画面では、表示
可能な色とすることができ、すべての色を表示すること
が可能となり、従来例のように１色を検出してこれによ
って重畳領域を決定することにより、ある定まった検出
色そのものは画像として表示することができず、画像を
作成する時に色数が制限されるということはなくなり、
使用不可能な色がない。
クに変更できるようになるため、例え、ある画面で表示
できない色（抜取色）であっても、他の画面では、表示
可能な色とすることができ、すべての色を表示すること
が可能となり、従来例のように１色を検出してこれによ
って重畳領域を決定することにより、ある定まった検出
色そのものは画像として表示することができず、画像を
作成する時に色数が制限されるということはなくなり、
使用不可能な色がない。
なお、上記実施例では外部信号源から入力されるデジタ
ルＲ，Ｇ、Ｂ信号を各４ビツトとしたが、各ｎピッ）（
ｎ：自然数）としても、同様の考え方で、各ｎビットの
比較器を用いれば、同様の効果を奏する。
ルＲ，Ｇ、Ｂ信号を各４ビツトとしたが、各ｎピッ）（
ｎ：自然数）としても、同様の考え方で、各ｎビットの
比較器を用いれば、同様の効果を奏する。
［発明の効果］
以上のように、この発明によれば抜取色を外部より任意
にかつダイナミックに設定できるように構成したので、
あるゆる画面で使用不可能となるような色がなくなると
ともに、同じ画面で、抜取色を周期的に切換えることに
より、フラッシングなどの特殊効果をもたせることがで
きるという効果がある。
にかつダイナミックに設定できるように構成したので、
あるゆる画面で使用不可能となるような色がなくなると
ともに、同じ画面で、抜取色を周期的に切換えることに
より、フラッシングなどの特殊効果をもたせることがで
きるという効果がある。
第１図はこの発明の一実施例によるスーパーインポーザ
の構成図、第２図は第１図実施例における切換器制御回
路の構成図、第３図は従来例のスーパーインポーザを示
す構成図である。 図において、 （１）は復調器、 （２）はＡ／Ｄ変換器、（３
）はＦＩＦＤメモリ、 （４）はＡ／Ｄ及びＦＩＦＯ制御回路、（５）はフレー
ムメモリ、 （６）はフレームメモリ制御回路、 （７）は切換器、 （８）は抜取色検出回路、（９）は切換信号。 （１０）はＤ／Ａ変換器、 （１１）は切換器制御回路、 （１２ａ）〜（１２ｃ）は比較器、 （１３）はアンド素子。 なお、各図中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄手続補正書
（自発） 昭和 ６ｙ ６月 ８日
の構成図、第２図は第１図実施例における切換器制御回
路の構成図、第３図は従来例のスーパーインポーザを示
す構成図である。 図において、 （１）は復調器、 （２）はＡ／Ｄ変換器、（３
）はＦＩＦＤメモリ、 （４）はＡ／Ｄ及びＦＩＦＯ制御回路、（５）はフレー
ムメモリ、 （６）はフレームメモリ制御回路、 （７）は切換器、 （８）は抜取色検出回路、（９）は切換信号。 （１０）はＤ／Ａ変換器、 （１１）は切換器制御回路、 （１２ａ）〜（１２ｃ）は比較器、 （１３）はアンド素子。 なお、各図中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄手続補正書
（自発） 昭和 ６ｙ ６月 ８日
Claims (1)
- 【特許請求の範囲】 外部ビデオ信号入力からＲ、Ｇ、Ｂの色信号を抽出する
ための復調器と、復調されたＲ、Ｇ、Ｂ信号をデジタル
信号に変換するためのＡ／Ｄ変換器と、異なる２つのク
ロック系を結合するためのファーストインファーストア
ウトメモリと、Ａ／Ｄ変換されたデジタルデータを１フ
レーム分記憶しておくためのフレームメモリと、切換信
号に基づいて上記フレームメモリから読出されたビデオ
Ｒ、Ｇ、Ｂデータと外部信号源から入力されるデジタル
Ｒ、Ｇ、Ｂデータとを切換出力するための切換器と、表
示機器等に出力するためのデジタルＲ、Ｇ、Ｂデータを
アナログ信号に変換するためのＤ／Ａ変換器を備え、上
記外部デジタルＲ、Ｇ、Ｂ信号のうちある特定の色を検
出し、その色の部分だけをビデオＲ、Ｇ、Ｂ信号に切換
えて出力するスーパーインポーザにおいて、ビデオＲ、
Ｇ、Ｂ信号に置き換える色を外部よりダイナミックに切
換えることのできる切換器制御回路を具備したことを特
徴とするスーパーインポーザ。 （２）上記切換器制御回路は、外部から与えられるデジ
タルＲ、Ｇ、Ｂ信号と外部から設定される抜取色のＲ、
Ｇ、Ｂ信号とをそれぞれ比較する各比較器と、これら各
比較器の出力が全て一致した時切換信号を反転するアン
ド素子とでなることを特徴とする特許請求の範囲第１項
記載のスーパーインポーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048287A JPS63178689A (ja) | 1987-01-20 | 1987-01-20 | ス−パ−インポ−ザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048287A JPS63178689A (ja) | 1987-01-20 | 1987-01-20 | ス−パ−インポ−ザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63178689A true JPS63178689A (ja) | 1988-07-22 |
Family
ID=11751382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048287A Pending JPS63178689A (ja) | 1987-01-20 | 1987-01-20 | ス−パ−インポ−ザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63178689A (ja) |
-
1987
- 1987-01-20 JP JP1048287A patent/JPS63178689A/ja active Pending
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