JPS6319072B2 - - Google Patents

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Publication number
JPS6319072B2
JPS6319072B2 JP60003898A JP389885A JPS6319072B2 JP S6319072 B2 JPS6319072 B2 JP S6319072B2 JP 60003898 A JP60003898 A JP 60003898A JP 389885 A JP389885 A JP 389885A JP S6319072 B2 JPS6319072 B2 JP S6319072B2
Authority
JP
Japan
Prior art keywords
electrode
aging
film
electrodes
thin
Prior art date
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Expired
Application number
JP60003898A
Other languages
English (en)
Other versions
JPS61161693A (ja
Inventor
Kinichi Isaka
Kyoichi Yamamoto
Jun Kawaguchi
Hiroshi Kishishita
Hisashi Kamiide
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP60003898A priority Critical patent/JPS61161693A/ja
Publication of JPS61161693A publication Critical patent/JPS61161693A/ja
Publication of JPS6319072B2 publication Critical patent/JPS6319072B2/ja
Granted legal-status Critical Current

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Description

【発明の詳細な説明】 <技術分野> 本発明は、電極がマトリツクス構造を有する薄
膜ELパネルを交流電圧の印加によつてエージン
グする上で、電極抵抗の影響を少なくし、大表示
容量パネルのエージングを容易にしたエージング
方法に関するものである。
<従来技術> 二重絶縁膜構造の薄膜ELパネルは、第5図に
示すように、ガラス基板1上にITO等の帯状透明
電極群2を並列に設け、この上に、Si3N4等の誘
電物質層3、Mn等の活性剤をドープしたZnSの
EL発光層4、Si3N4等の誘電物質層5を、この順
に真空蒸着法、スパツタリング法等により形成し
て、三層構造とし、更に誘電物質層5上に、前記
透明電極2と直交する方向に延びる帯状背面電極
群6を設けてなる構造である。
等価回路的には容量性素子であり、所望の透明
電極と背面電極とに所定の交番電圧を印加するこ
とにより、両電極の交差部に挾持された微小面積
部分が発光し、文字、記号、模様等を表示するた
めの一絵素を構成する。
上記構造を基本とする薄膜ELパネルは、発光
輝度等の経時変化の安定化と初期故障による不良
素子を除去する等の目的で、薄膜作製後、一定期
間、交流電圧を透明電極群と背面電極群間に印加
しながらエージングを行なうことが必要となる。
エージング時には、表示絵素を同時に処理する必
要性と、駆動回路を簡略するために、第6図の様
に、一方向に引き出されている電極は1つの共通
電極にまとめられ、さらに相対する側の共通電極
を1つにして、1組の共通電極としている。この
一組の共通電極に第6図の様に交流電圧パネルを
印加し、すべての交点を同時に発光させ、エージ
ング処理を行なつている。この場合のELパネル
の等価回路は第7図の様になる。Cは発光絵素の
容量、Rは透明電極の抵抗である。
表示容量が小さい場合、印加パルス幅に対して
時定数C・Rが小さいので、どの絵素に対しても
所定の波形が印加されるが、表示容量が大きくな
り、時定数C・Rがパルス幅より大きくなると、
透明電極の端子部から離れた部分では波形がかか
らなくなる(第8図。)。パルス幅は、他の特性と
の関係で、必要以上に大きく出来ないので、大表
示容量パネルは、全絵素が均一にエージング出来
ない問題がある。
<発明の目的> 本発明は上記問題点に鑑みて成されたものであ
り、大表示容量あるいは一方が10Ω/□以上の抵
抗電極を持つ薄膜ELパネルをエージング処理す
る際に、電極抵抗の影響を小さくし、全面を均一
にエージングする方法を提供するものである。
<発明の構成> 本発明による薄膜ELパネルのエージング方法
は、互いに直交する方向に複数本配列された、
ITO等透明導電膜及びAl金属膜より成る2組の
帯状電極部で構成されるマトリツクス電極間に誘
電体層を介して層設されたEL発光層を基板上に
搭載して成る薄膜ELパネルのエージング処理方
法に於いて、上記ITO等透明導電膜より成る電極
部はすべて短絡し、同一信号を印加すると共に、
上記Al等金属膜より成る電極部は複数部分に分
割短絡し、それぞれ異なつた信号を印加すること
を特徴とするものである。
<実施例> 以下、実施例に基づいて本発明を説明する。
第1実施例 第1の実施例は、背面電極側(低抵抗電極側)
の一方に引き出された電極群(XA群とする)と、
他方に引き出された電極群(XB群とする)に、
位相をずらした波形を印加する。これにより、同
時に発光する絵素を1/2に減らして透明電極に流
れる電流を半減させ、電極抵抗の影響を小さくす
るものである。
本実施例に於ける駆動結線図を第1図1に示す 透明電極yiは、すべて共通電極Yに接続されて
いる。Alは電極xiは、奇数ラインが共通電極XA
に、偶数ラインがXBに接続されている。
この共通電極のそれぞれに第1図2に示すパル
スを印加すると、Al電極奇数ライン上の絵素と
偶数ライン上の絵素の発光時期がずれるので、各
透明電極yiに流れる瞬時電流はほぼ半減する。
この駆動による等価回路を第2図に示す。
従つて、この駆動方法により、Al電極側のラ
イン数が従来の2倍の表示容量のパネルまで、電
極抵抗の影響を少ないエージング処理が可能とな
る。
第2実施例 第2の実施例は、背面電極側(低抵抗電極側)
の一方に引き出された電極群(XA群)と、他方
に引き出された電極群(XB群)に、逆極性の波
形を印加する。これにより、隣り合う金属電極間
の絵素が逆方向の極性に同時に引つ張られるの
で、透明電極には殆ど電流が流れず、したがつ
て、抵抗の影響は殆ど無い。
第1実施例と同じ結線図で、共通電極には第3
図に示すパルスを印加する。
この駆動方法によれば、発光時期は全面同時で
あるが、Al電極奇数ライン上の絵素と偶数ライ
ン上の絵素では印加電圧の極性が逆になるので、
発光電流はAl電極上を流れるが、透明電極上は
一部しか流れず、透明電極端子部の電流はほとん
ど0になる。
この駆動による等価回路を第4図に示す。図に
於いて、r≒R/n(n:絵素数)である。
従つて、この駆動方法により、透明電極の電極
抵抗の影響はほとんどなくなるので、エージング
時の表示容量の制限がなくなる。
<発明の効果> 以上の説明で明らかなように、本発明のエージ
ング方法によれば、大表示容量のパネルのエージ
ングにおいて、電極抵抗の影響による駆動分布や
波形なまりの少ない、あるいはほとんどない処理
が可能になり、エージング効率が改善される。今
後、薄膜ELパネルは大表示容量を目指す方向に
あり、その場合のエージング方法として有効な手
段となる。
【図面の簡単な説明】
第1図1は本発明に係るエージング方法の電極
結線図、第1図2は本発明の第1の実施例の駆動
波形図、第2図は同第1の実施例の等価回路図、
第3図は本発明の第2の実施例の駆動波形図、第
4図は同第2の実施例の等価回路図、第5図はド
ツトマトリツクス電極構造を有する薄膜ELパネ
ルの構造を示す斜視図、第6図は従来のエージン
グ駆動時の電極結線図、第7図は従来のエージン
グ駆動時の等価回路図、第8図は透明電極上の駆
動波形のなまりを示す図である。 符号の説明、1:ガラス基板、2:前面透明電
極、3:誘電物質層、4:EL発光層、5:誘電
物質層、6:背面金属電極。

Claims (1)

  1. 【特許請求の範囲】 1 互いに直交する方向に複数本配列された、
    ITO等透明導電膜及びAl等金属膜より成る2組
    の帯状電極部で構成されるマトリツクス電極間に
    誘電体層を介して層設されたEL発光層を基板上
    に搭載して成る薄膜ELパネルのエージング処理
    方法に於いて、 上記ITO等透明導電膜より成る電極部はすべて
    短絡し、同一信号を印加すると共に、上記Al等
    金属膜より成る電極部は複数部分に分割短絡し、
    それぞれ異なつた信号を印加することを特徴とす
    る、薄膜ELパネルのエージング方法。
JP60003898A 1985-01-10 1985-01-10 薄膜elパネルのエ−ジング方法 Granted JPS61161693A (ja)

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JPS61161693A JPS61161693A (ja) 1986-07-22
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JPS6388786A (ja) * 1986-10-01 1988-04-19 シャープ株式会社 薄膜elパネルのエ−ジング方法

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JPS61161693A (ja) 1986-07-22

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