JPS63192135A - 信号処理方法、信号プロセッサ、その設計方法及びマイクロプロセッサ - Google Patents
信号処理方法、信号プロセッサ、その設計方法及びマイクロプロセッサInfo
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- JPS63192135A JPS63192135A JP62317311A JP31731187A JPS63192135A JP S63192135 A JPS63192135 A JP S63192135A JP 62317311 A JP62317311 A JP 62317311A JP 31731187 A JP31731187 A JP 31731187A JP S63192135 A JPS63192135 A JP S63192135A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は計算機、一層詳細には縮小命令集合計算ｖ１（
Ｒｅｄｕｃｅｄ Ｉｎ５Ｌｒｕｃｔｉｏｎ Ｓｅｔ Ｃ
ｏｍｐｕｔｅｒ） （ＲＩＳＣ）に係る。
Ｒｅｄｕｃｅｄ Ｉｎ５Ｌｒｕｃｔｉｏｎ Ｓｅｔ Ｃ
ｏｍｐｕｔｅｒ） （ＲＩＳＣ）に係る。
背景技術
複合命令集合計算機（Ｃｏｍｐｌｅｘ Ｉｎ５ｔｒｕｃ
ｔｉｏｎ Ｓｅｔ Ｃｏ＋ｗｐｕｔｅｒ） （ＣＩ
Ｓ Ｃ）の提案者は以前にはソフトウェアのみによりな
された機能をするのに高度に複雑なマイクロプロセッサ
ハードウェアを構成するべくまずまず超人規模集積回路
を使用する、これはソフトウェアがますます高価になり
、またハードウェア（ＶＬＳＩ）がますます安価になっ
てきた結果である。より安価でより複雑なハードウェア
を使用することにより、Ｃｌ５Ｃ設計者は、より高いレ
ベルの言語がより簡単に、従ってまたより使用し易くな
り、またソフトウェア開発費用が低下すると推論する。
ｔｉｏｎ Ｓｅｔ Ｃｏ＋ｗｐｕｔｅｒ） （ＣＩ
Ｓ Ｃ）の提案者は以前にはソフトウェアのみによりな
された機能をするのに高度に複雑なマイクロプロセッサ
ハードウェアを構成するべくまずまず超人規模集積回路
を使用する、これはソフトウェアがますます高価になり
、またハードウェア（ＶＬＳＩ）がますます安価になっ
てきた結果である。より安価でより複雑なハードウェア
を使用することにより、Ｃｌ５Ｃ設計者は、より高いレ
ベルの言語がより簡単に、従ってまたより使用し易くな
り、またソフトウェア開発費用が低下すると推論する。
他方に於いて、ＲＩＳＣ提案者はより多くの機能がソフ
トウェアによりなされるより簡単なマイクロプロセッサ
を創造する。このような機械は所与のプログラムのなか
で実行される機能の大多数は、全て一つの機械サイクル
内での実行のために設計され得るロード、記憶、比較、
分岐、整数算術、論理シフトなどのようなむしろ簡単な
機能である傾向を有するという洞察に基づいている。実
行されるべき各複合機能に対する特定のＣｌ５Ｏのアー
キテクチュアを解釈するためのマイクロ命令を有する代
わりに、ＲＩＳＣ内のアーキテクチュア的アプローチは
ハードウェアによる直接実行のために設計された縮小命
令集合を存していなければならない、従って、マイクロ
プロセッサアーキテクチェアは、この場合にまさにコー
ドであるマイクロアーキテクチュアに正確にマツチして
いるので、すなわち制御線をセットするためマイクロコ
ード内に１及び０をセットすることを含む煩雑なプログ
ラミングが存在しないので、必要とされる解釈は存在し
ない、全てのことがコード内で正確に実行される機能に
より自動的に行われる。
トウェアによりなされるより簡単なマイクロプロセッサ
を創造する。このような機械は所与のプログラムのなか
で実行される機能の大多数は、全て一つの機械サイクル
内での実行のために設計され得るロード、記憶、比較、
分岐、整数算術、論理シフトなどのようなむしろ簡単な
機能である傾向を有するという洞察に基づいている。実
行されるべき各複合機能に対する特定のＣｌ５Ｏのアー
キテクチュアを解釈するためのマイクロ命令を有する代
わりに、ＲＩＳＣ内のアーキテクチュア的アプローチは
ハードウェアによる直接実行のために設計された縮小命
令集合を存していなければならない、従って、マイクロ
プロセッサアーキテクチェアは、この場合にまさにコー
ドであるマイクロアーキテクチュアに正確にマツチして
いるので、すなわち制御線をセットするためマイクロコ
ード内に１及び０をセットすることを含む煩雑なプログ
ラミングが存在しないので、必要とされる解釈は存在し
ない、全てのことがコード内で正確に実行される機能に
より自動的に行われる。
ＲＩＳＣ設計アプローチには多くの局面が存在し得る０
種々の源から抽出されたこのような局面を説明する兄事
な試みがＩ ＥＥＥ肚！殿編、１９８５年９月、第８〜
１９頁のロバート・ピー・コラウェル他の論文“計算機
、複雑さ及び論点”になされた、そこに説明されている
局面は、（１）計算機の命令の流れを支配する簡単な機
能の迅速な実行を容易にし、また低い解釈的オーバーへ
ラドを助長するための“単一サイクル演算”、（２）単
一サイクル演算の要望から続く“ロード／記憶設計”、
（３）マイクロコードはより遅い制御経路に通じまた解
釈的オーバーヘッドを増すので、最も迅速に可能な単一
サイクル演算を行うための１ハード配線による制御゛、
（４）制御手段による迅速で簡単な解釈を容易にする“
相対的に少数の命令及びアドレス指定モード１、（５）
−１した使用により、再び制御経路を速くするハード
配線による復号を容易にするための“固定された命令フ
ォーマット”、及び（６）コンパイラのなかへ静的実行
時間を明示的に移動させる機会を提供する１より多くの
コンパイル一時間努力３゜上記の文献中に指摘されてい
るように、ＲＩＳＣ及びＣｌ５Ｃに関する通常の議論は
、おそらくそれらの頭辞語のために、議論の領域が機械
の命令集合の候補を選択することに制限されるべきであ
ることである。命令の数はＲＩＳＣ文献中文献−の論点
の一つであるけれども、ＲＩＳＣ理論の最良の一般化は
この論点を越えている。コルウェル他は、ＲＩＳＣ１’
ｌ論が、いくつかの特殊な文脈のなかで測って、性能を
最大化するためアーキテクチュア／実現、ハードウェア
／ソフトウェア及びコンパイル時間／実行時間の境界を
横切９て自由に且つＪＨａ的に設計のトレードオフをす
る意志を含蓄することをｉｉ摘している。
種々の源から抽出されたこのような局面を説明する兄事
な試みがＩ ＥＥＥ肚！殿編、１９８５年９月、第８〜
１９頁のロバート・ピー・コラウェル他の論文“計算機
、複雑さ及び論点”になされた、そこに説明されている
局面は、（１）計算機の命令の流れを支配する簡単な機
能の迅速な実行を容易にし、また低い解釈的オーバーへ
ラドを助長するための“単一サイクル演算”、（２）単
一サイクル演算の要望から続く“ロード／記憶設計”、
（３）マイクロコードはより遅い制御経路に通じまた解
釈的オーバーヘッドを増すので、最も迅速に可能な単一
サイクル演算を行うための１ハード配線による制御゛、
（４）制御手段による迅速で簡単な解釈を容易にする“
相対的に少数の命令及びアドレス指定モード１、（５）
−１した使用により、再び制御経路を速くするハード
配線による復号を容易にするための“固定された命令フ
ォーマット”、及び（６）コンパイラのなかへ静的実行
時間を明示的に移動させる機会を提供する１より多くの
コンパイル一時間努力３゜上記の文献中に指摘されてい
るように、ＲＩＳＣ及びＣｌ５Ｃに関する通常の議論は
、おそらくそれらの頭辞語のために、議論の領域が機械
の命令集合の候補を選択することに制限されるべきであ
ることである。命令の数はＲＩＳＣ文献中文献−の論点
の一つであるけれども、ＲＩＳＣ理論の最良の一般化は
この論点を越えている。コルウェル他は、ＲＩＳＣ１’
ｌ論が、いくつかの特殊な文脈のなかで測って、性能を
最大化するためアーキテクチュア／実現、ハードウェア
／ソフトウェア及びコンパイル時間／実行時間の境界を
横切９て自由に且つＪＨａ的に設計のトレードオフをす
る意志を含蓄することをｉｉ摘している。
この考えによれば、ＲＩＳＣ及びＣｌ５Ｃの即辞語は任
意の機械が一方又は他方として分類され得ることを意味
するように見えるけれども、実際にはＲＩＳＣ及びＣｌ
５Ｃは連続的な多次元設計空間の異なるコーナーにある
ものとして考えられるべきである、従って、他方と相客
れない一方が必要とされるのではなく、新しいシステム
を想像するのに設計者により使用され得るようにＣ１５
Ｃの経験及びＲＩＳＣの信奉から引き出された技術の組
合わせを定型化することが必要とされる。
意の機械が一方又は他方として分類され得ることを意味
するように見えるけれども、実際にはＲＩＳＣ及びＣｌ
５Ｃは連続的な多次元設計空間の異なるコーナーにある
ものとして考えられるべきである、従って、他方と相客
れない一方が必要とされるのではなく、新しいシステム
を想像するのに設計者により使用され得るようにＣ１５
Ｃの経験及びＲＩＳＣの信奉から引き出された技術の組
合わせを定型化することが必要とされる。
上記のことにもかかわらず、命令の数がアーキテクチュ
アをＲＩＳＣ又はＣｌ５Ｃとして分類するための重要な
規範であることは理解されよう。
アをＲＩＳＣ又はＣｌ５Ｃとして分類するための重要な
規範であることは理解されよう。
従って、かかる技術を定型化する以下のＲＩＳＣの開示
及び特許ｉｆｆ求のｌｉ！囲は、コルウェル化により説
明されているようなＲＩＳＣｆｉ械の属性のいくつか又
は全てを有するｒｔｉｓｃに制限することなしに、実際
に縮小命令集合を有する計算機に対する設計フィロソフ
ィに属するものとして理解されるべきである。換言すれ
ば、以下の開示はいくつかのＲＩＳＯ構想を引いてはい
るが、“設計空間”の６コーナー”にはない。
及び特許ｉｆｆ求のｌｉ！囲は、コルウェル化により説
明されているようなＲＩＳＣｆｉ械の属性のいくつか又
は全てを有するｒｔｉｓｃに制限することなしに、実際
に縮小命令集合を有する計算機に対する設計フィロソフ
ィに属するものとして理解されるべきである。換言すれ
ば、以下の開示はいくつかのＲＩＳＯ構想を引いてはい
るが、“設計空間”の６コーナー”にはない。
軍は航空機計算機に対して標準１６ビツト複合命令集合
アーキテクチュア（ＭＩＬ−３ＴＤ−１７５０及びその
後継）を制定してきた。この標準の目的は、計算機の特
殊な実現の詳細を定めることなしに空車の航空兵器シス
テムの仕様を定めるための均一な命令集合アーキテクチ
ュアを確立することである。従って、それは複合命令集
合アーキテクチュアを規定するのみであり、システム独
特の要求は各特殊の計算機に対する後日の規定のために
残されている。その応用は特定の航空用機能又は特殊の
ハードウェアに制限されていない。
アーキテクチュア（ＭＩＬ−３ＴＤ−１７５０及びその
後継）を制定してきた。この標準の目的は、計算機の特
殊な実現の詳細を定めることなしに空車の航空兵器シス
テムの仕様を定めるための均一な命令集合アーキテクチ
ュアを確立することである。従って、それは複合命令集
合アーキテクチュアを規定するのみであり、システム独
特の要求は各特殊の計算機に対する後日の規定のために
残されている。その応用は特定の航空用機能又は特殊の
ハードウェアに制限されていない。
一般に、この標準は適度な精度の航行、計算されたエア
ーレリーズ点、武器供給、エアーランデブー、貯蔵管理
、航空機ガイダンス及び航空機管理のような機能を実行
する計算機に、制限なしに、応用可能である。記述“Ｍ
ＩＬ−３ＴＤ−１７５０”はこの文書を通じて、特殊な
改訂版が記述されており従ってその意味で理解されるべ
き場合を除いて、最初の標準及びそのｔ＆継の全てを記
述するのに使用され得る。
ーレリーズ点、武器供給、エアーランデブー、貯蔵管理
、航空機ガイダンス及び航空機管理のような機能を実行
する計算機に、制限なしに、応用可能である。記述“Ｍ
ＩＬ−３ＴＤ−１７５０”はこの文書を通じて、特殊な
改訂版が記述されており従ってその意味で理解されるべ
き場合を除いて、最初の標準及びそのｔ＆継の全てを記
述するのに使用され得る。
ＭＩＬ−３ＴＤ−１７５０標準の命令集合アーキテクチ
ュアの期待される利点はコンパイラ及び命令レベルシミ
ュレータのような利用可能な支援ソフトウェアの使用及
び再使用である。他の利点として、（ａ）武器システム
内の二つ又はそれ以上の計算機の使用により得られる全
支援ソフトウェアの減少、及び（ｂ）ハードウェアの開
発と無関係なソフトウェアの開発のような利点も達成さ
れる。
ュアの期待される利点はコンパイラ及び命令レベルシミ
ュレータのような利用可能な支援ソフトウェアの使用及
び再使用である。他の利点として、（ａ）武器システム
内の二つ又はそれ以上の計算機の使用により得られる全
支援ソフトウェアの減少、及び（ｂ）ハードウェアの開
発と無関係なソフトウェアの開発のような利点も達成さ
れる。
ＭＩＬはプログラマの観点からの機能的操作を規定する
。それはデータ形式、命令形式、簡略命令、命令演算、
アドレス指定モード、プログラマアクセスレジスタ、割
込み構造などを規定する。
。それはデータ形式、命令形式、簡略命令、命令演算、
アドレス指定モード、プログラマアクセスレジスタ、割
込み構造などを規定する。
それは特別な実現を規定しないので、それはベンダー及
びテクノロジーに無関係である。上記のように、その使
用は標準ソフトウェア支援ツールの使用、マルチベンダ
ー軍用システム中の全支援ソフトウェアの減少、及びハ
ードウェアの開発と無関係なソフトウェアの開発を助長
するものと期待される。
びテクノロジーに無関係である。上記のように、その使
用は標準ソフトウェア支援ツールの使用、マルチベンダ
ー軍用システム中の全支援ソフトウェアの減少、及びハ
ードウェアの開発と無関係なソフトウェアの開発を助長
するものと期待される。
ＭＩＬ−５ＴＤ−１７５０レジスタ集合は１６の１６ビ
ツト汎用レジスタ（ＲＯ，・・・ＲＦ）、１６ビツト状
態語（ＳＷ）、１６ビツト命令カウンク（ＩＣ）、１６
ビツトマスクレジスタ（ＭＫ）、１６ビツト割込みレジ
スタ（ＰＩ）及び１６ビツト故障レジスタ（ＦＴ）を含
んでいる。
ツト汎用レジスタ（ＲＯ，・・・ＲＦ）、１６ビツト状
態語（ＳＷ）、１６ビツト命令カウンク（ＩＣ）、１６
ビツトマスクレジスタ（ＭＫ）、１６ビツト割込みレジ
スタ（ＰＩ）及び１６ビツト故障レジスタ（ＦＴ）を含
んでいる。
支援されるデータフォーマントはバイト（上側、下側）
、１６ビント固定点単精度（１６ビツトの２の補数）、
３２ビット固定点倍精度（３２ビツトの２の補数）、３
２ビット浮動点（２４ビツトの２の補数仮数、８ビツト
の２の補数指数）及び４８浮動点拡張精度（４８ビツト
の２の補数、８ビツトの２の補数指数）を含んでいる。
、１６ビント固定点単精度（１６ビツトの２の補数）、
３２ビット固定点倍精度（３２ビツトの２の補数）、３
２ビット浮動点（２４ビツトの２の補数仮数、８ビツト
の２の補数指数）及び４８浮動点拡張精度（４８ビツト
の２の補数、８ビツトの２の補数指数）を含んでいる。
ＭＩＬ−３ＴＤ−１７５０命令集合はこれまでにｃｔｓ
ｃを使用していくつかの会社により実現されてきた複合
命令集合である６例えば、なかんずくフェアチ中イｌレ
ド、マクドネル−ググラス及びパーフォーマンスーセミ
コンダクターは全て市販されているＭＩＬ−３ＴＤ−１
７５０ｃＩｓｃ機械を有する。
ｃを使用していくつかの会社により実現されてきた複合
命令集合である６例えば、なかんずくフェアチ中イｌレ
ド、マクドネル−ググラス及びパーフォーマンスーセミ
コンダクターは全て市販されているＭＩＬ−３ＴＤ−１
７５０ｃＩｓｃ機械を有する。
発明の開示
本発明の目的は、簡ｆＱなマイクロプロセッサを提供す
ることである０、ｔｉ供されるマイクロプロセ７すは縮
小命令集合計算ｔａ（ＲＩＳＣ）として、又は簡単に簡
単なアーキテクチュアを有する信号プロセッサとして見
られ得る。”ＲＩＳＣ”という用語は本発明のこの目的
と結び付いて本明細書を通じて頻繁に使用される。
ることである０、ｔｉ供されるマイクロプロセ７すは縮
小命令集合計算ｔａ（ＲＩＳＣ）として、又は簡単に簡
単なアーキテクチュアを有する信号プロセッサとして見
られ得る。”ＲＩＳＣ”という用語は本発明のこの目的
と結び付いて本明細書を通じて頻繁に使用される。
本発明の他の目的は、たいていの命令に対して単一サイ
クル演算を有する縮小命令集合計算機（ＲＩＳＣ）を提
供することである。
クル演算を有する縮小命令集合計算機（ＲＩＳＣ）を提
供することである。
本発明の他の目的は、単一サイクル演算の上記の目的に
付随するＲＩＳＣロード／記憶設針を提供することであ
る。
付随するＲＩＳＣロード／記憶設針を提供することであ
る。
本発明の他の目的は、迅速な単一サイクル演算のための
ハード配線による制御を提供することである。
ハード配線による制御を提供することである。
本発明の他の目的は、制御手段による迅速で簡単な解釈
を容易にする比較的少数の命令及びアドレス指定モード
を提供することである。
を容易にする比較的少数の命令及びアドレス指定モード
を提供することである。
本発明の他の目的は、制御経路を速くするため命令のハ
ード配線による復号を容易にするのに一貫して使用され
得る固定されたフォーマットを提供することである。
ード配線による復号を容易にするのに一貫して使用され
得る固定されたフォーマットを提供することである。
本発明の他の目的は、多数の可能な縮小命令集合で使用
可能な簡単なＲＩＳＣアーキテクチュアを提供すること
である。
可能な簡単なＲＩＳＣアーキテクチュアを提供すること
である。
本発明の他の目的は、このような簡単なＲＩＳＣアーキ
テクチュアの実現に通ずる縮小命令集合を提供すること
である。
テクチュアの実現に通ずる縮小命令集合を提供すること
である。
本発明の他の目的は、複合命令集合をエミュレートする
ため縮小命令集合を使用する信号処理方法を提供するこ
とである。
ため縮小命令集合を使用する信号処理方法を提供するこ
とである。
本発明の他の目的は、ＭＩＬ−ＳＴＤ−１７５０をエミ
ュレートし得る縮小命令集合信号プロセッサを提供する
ことである。
ュレートし得る縮小命令集合信号プロセッサを提供する
ことである。
本発明の他の目的は、ユーザーがオフチップの記憶及び
呼出しのためのＲＩＳＣコードサブルーチンを書くこと
により機能を定義し得るＭＩＬ−ＳＴＤ−１’７５０マ
イクロプロセツサを提供することである。
呼出しのためのＲＩＳＣコードサブルーチンを書くこと
により機能を定義し得るＭＩＬ−ＳＴＤ−１’７５０マ
イクロプロセツサを提供することである。
本発明の他の目的は、複合命令集合を効率的にエミュレ
ートするのに使用するための縮小命令集合信号プロセッ
サを提供することである。
ートするのに使用するための縮小命令集合信号プロセッ
サを提供することである。
本発明の他の目的は、複合命令に応答するが、それらを
縮小命令の群を使用して実行する信号プロセッサの設計
方法を提供することである。
縮小命令の群を使用して実行する信号プロセッサの設計
方法を提供することである。
本発明の他の目的は、縮小命令集合信号プロセッサのア
ーキテクチュアがハードウェアじシリコン”）に設計さ
れ且つ縮小され得ると共に（縮小命令のなかの）複合命
令集合のコードエミュレーションのためのプログラミン
グが同時に行ゎｉｔ、 ル信号プロセッサを迅速に設計
するための方法を提供することである。換言すれば、本
発明のこの目的は、信号プロセッサが迅速な設計サイク
ルを有する複合命令集合をエミュレートするための縮小
命令集合信号プロセッサを提供することである。
ーキテクチュアがハードウェアじシリコン”）に設計さ
れ且つ縮小され得ると共に（縮小命令のなかの）複合命
令集合のコードエミュレーションのためのプログラミン
グが同時に行ゎｉｔ、 ル信号プロセッサを迅速に設計
するための方法を提供することである。換言すれば、本
発明のこの目的は、信号プロセッサが迅速な設計サイク
ルを有する複合命令集合をエミュレートするための縮小
命令集合信号プロセッサを提供することである。
本発明の第一の局面によれば、バーバード・アーキテク
チュアを有する、すなわち別々のデータ及び命令バスを
有する縮小命令集合計算ｆｉ（ＲＩＳＣ）が提供される
。
チュアを有する、すなわち別々のデータ及び命令バスを
有する縮小命令集合計算ｆｉ（ＲＩＳＣ）が提供される
。
本発明の第二の局面によれば、ＲＩＳＣが複合命令集合
計算ｔａ（ＣＩＳＣ）のエミュレータとして使用するた
め設計されている。ＲＩＳＣはそのオペランド又はデー
タバスを経て受信された複合命令に、ＲＩＳＣ命令の各
々複合命令の一つに対応する複数個の群の対応する一つ
を、ＲＩＳＣ命令バスを経て、アドレス指定することに
より、応答する。いったん受信された複合命令に対応す
る群の第一の命令がアドレス指定され且つ実行されると
、特定の群のなかの組み合わされている縮小命令の残余
は、群のなかの命令の全てが完全に実行され終わるまで
、順次にアドレス指定され且つ実行され得る。こうして
、複合命令が縮小命令の群を使用してハードウェアのな
かでエミュレートされる。縮小命令はＲＴＳＣ機械の命
令バスを経て受信される。
計算ｔａ（ＣＩＳＣ）のエミュレータとして使用するた
め設計されている。ＲＩＳＣはそのオペランド又はデー
タバスを経て受信された複合命令に、ＲＩＳＣ命令の各
々複合命令の一つに対応する複数個の群の対応する一つ
を、ＲＩＳＣ命令バスを経て、アドレス指定することに
より、応答する。いったん受信された複合命令に対応す
る群の第一の命令がアドレス指定され且つ実行されると
、特定の群のなかの組み合わされている縮小命令の残余
は、群のなかの命令の全てが完全に実行され終わるまで
、順次にアドレス指定され且つ実行され得る。こうして
、複合命令が縮小命令の群を使用してハードウェアのな
かでエミュレートされる。縮小命令はＲＴＳＣ機械の命
令バスを経て受信される。
さらに本発明のこの第二の局面によれば、バーバード・
アーキテクチュアを有する縮小命令集合計算機が、設計
される。複合命令集合計算機をエミュレートするための
縮小命令集合信号プロセッサとしてだけでなく、以前の
ようにＲＩＳＣ命令に対する命令バスを使用して但しこ
のモードではオペランドに対してのみデータバスを使用
して縮小命令集合作動モードで作動する縮小命令集合信
号プロセッサとしても使用するために設計される、これ
はＲ１３０作動モードとして特徴付けられ得る。希望に
よりＲＩＳＣ又は複合命令エミュレーションモードが選
択され得る。
アーキテクチュアを有する縮小命令集合計算機が、設計
される。複合命令集合計算機をエミュレートするための
縮小命令集合信号プロセッサとしてだけでなく、以前の
ようにＲＩＳＣ命令に対する命令バスを使用して但しこ
のモードではオペランドに対してのみデータバスを使用
して縮小命令集合作動モードで作動する縮小命令集合信
号プロセッサとしても使用するために設計される、これ
はＲ１３０作動モードとして特徴付けられ得る。希望に
よりＲＩＳＣ又は複合命令エミュレーションモードが選
択され得る。
さらに本発明の第二の局面によれば、縮小命令の複数制
の群が信号プロセッサの外部のメモリストアのなかに記
憶される。上記のように、群のなかの命令は実行のため
に順次に記憶される。換言すれば、群のなかの第一の縮
小命令のアドレス指定は群のなかの他の縮小命令の各々
の順次の実行により迅速に追随される。
の群が信号プロセッサの外部のメモリストアのなかに記
憶される。上記のように、群のなかの命令は実行のため
に順次に記憶される。換言すれば、群のなかの第一の縮
小命令のアドレス指定は群のなかの他の縮小命令の各々
の順次の実行により迅速に追随される。
さらに本発明の第二の局面によれば、エミュレートされ
る複合命令集合はＭＡＬ−３ＴＤ−１７５０命令集合で
ある。
る複合命令集合はＭＡＬ−３ＴＤ−１７５０命令集合で
ある。
本発明の第三の局面によれば、複合命令集合命令に応答
する信号プロセッサの設計方法は、第一に、縮小命令集
合信号プロセッサとして使用するため別々のデータ及び
命令バスを有する縮小命令集合信号プロセッサを設計す
る過程と、第二に、複合命令集合をエミュレートするべ
く縮小命令集合信号プロセッサを設計する過程とを含ん
でおり、それによりデータバスが到来する複合命令集合
命令及びそれに関係する双方向データの双方に対して使
用される。ＲＩＳＣ命令バスは縮小命令集合命令のみを
アドレス指定且つ受信するために使用される。複数個の
縮小命令集合命令が受信された各到来複合命令に対して
実行される。こうして、ハードウェアが、エミュレーシ
ョンコードが同時に書かれるでいる間に実行するべ（設
計且つ縮小され得る。
する信号プロセッサの設計方法は、第一に、縮小命令集
合信号プロセッサとして使用するため別々のデータ及び
命令バスを有する縮小命令集合信号プロセッサを設計す
る過程と、第二に、複合命令集合をエミュレートするべ
く縮小命令集合信号プロセッサを設計する過程とを含ん
でおり、それによりデータバスが到来する複合命令集合
命令及びそれに関係する双方向データの双方に対して使
用される。ＲＩＳＣ命令バスは縮小命令集合命令のみを
アドレス指定且つ受信するために使用される。複数個の
縮小命令集合命令が受信された各到来複合命令に対して
実行される。こうして、ハードウェアが、エミュレーシ
ョンコードが同時に書かれるでいる間に実行するべ（設
計且つ縮小され得る。
さらに本発明の第一の局面によれば、信号プロセフサア
ーキテクチェアは、第一の入力信号及び第二の入力信号
に論理演算を実行するため、また・前記論理演算の結果
を示すＡＬＵ出力信号を供給するため第一の入力信号及
び第二の入力信号に応答する算術論理演算装置（Ａ Ｌ
Ｕ）を有する。信号プロセッサアーキテクチュアは、
ＡＬＵ出力信号を記憶し且つ″Ｂ′マルチプレクサ（Ｂ
ＭＵＸ）に供給するためＡＬＵ出力信号に応答するアキ
ュムレータをも有する。′Ｂ″マルチプレクサは第二の
ＡＬＵ入力信号を供給するため、アキュムレータ出力信
号を含む三つの異なる信号のなかから一つを選択する。
ーキテクチェアは、第一の入力信号及び第二の入力信号
に論理演算を実行するため、また・前記論理演算の結果
を示すＡＬＵ出力信号を供給するため第一の入力信号及
び第二の入力信号に応答する算術論理演算装置（Ａ Ｌ
Ｕ）を有する。信号プロセッサアーキテクチュアは、
ＡＬＵ出力信号を記憶し且つ″Ｂ′マルチプレクサ（Ｂ
ＭＵＸ）に供給するためＡＬＵ出力信号に応答するアキ
ュムレータをも有する。′Ｂ″マルチプレクサは第二の
ＡＬＵ入力信号を供給するため、アキュムレータ出力信
号を含む三つの異なる信号のなかから一つを選択する。
ＢＭＵＸへの入力の他の一つは、ＡＬＵにより実行又は
走査されるべきアドレスを成すＲＩＳＣ命令カウンタ出
力信号である。
走査されるべきアドレスを成すＲＩＳＣ命令カウンタ出
力信号である。
ＢＭＵＸへの第三の入力は、レジスタファイルのなかの
多数のレジスタの任意の一つに応答する宛先レジスタの
出力である。宛先レジスタ出力信号が代わりにオペラン
ドバス上にデータとして供給され得る。命令カウンタは
ＡＬＵから始動命令アドレスを受信し、またアドレスを
順次にインクレメントするため規則的にクロックされ得
る。ＡＬＵ出力信号はデータ又はオペランドバスからの
到来オペランド信号に応答する多数のレジスタを含むレ
ジスタファイルにも供給される。レジスタファイルは到
来命令から復号されたものとして選択された記憶レジス
タのなかにＡＬＵ出力信号もしくはオペランド信号を記
憶する。レジスタファイルは宛先レジスタ及び源レジス
タにレジスタを供給する。源レジスタはレジスタファイ
ルから受信された信号を記憶し、またそれを″へ″マル
チプレクサ（ＡＭＵＸ）に又は出力としてオペランドア
ドレスバスに供給する。ＡＭＵＸはＲＩＳＣ命令カウン
タにより先にアドレス指定されたＲＩＳＣ命令バスから
受信されたＲＩＳＣ命令にも応答する。ＡＭＵＸはＡＬ
Ｕに第一の入力信号を供給する。ハード配線による制御
装置は到来する複合命令を復号し、また適当な順序で上
記のアーキテクチュアを作動させるために必要な制御信
号の全てを供給する。
多数のレジスタの任意の一つに応答する宛先レジスタの
出力である。宛先レジスタ出力信号が代わりにオペラン
ドバス上にデータとして供給され得る。命令カウンタは
ＡＬＵから始動命令アドレスを受信し、またアドレスを
順次にインクレメントするため規則的にクロックされ得
る。ＡＬＵ出力信号はデータ又はオペランドバスからの
到来オペランド信号に応答する多数のレジスタを含むレ
ジスタファイルにも供給される。レジスタファイルは到
来命令から復号されたものとして選択された記憶レジス
タのなかにＡＬＵ出力信号もしくはオペランド信号を記
憶する。レジスタファイルは宛先レジスタ及び源レジス
タにレジスタを供給する。源レジスタはレジスタファイ
ルから受信された信号を記憶し、またそれを″へ″マル
チプレクサ（ＡＭＵＸ）に又は出力としてオペランドア
ドレスバスに供給する。ＡＭＵＸはＲＩＳＣ命令カウン
タにより先にアドレス指定されたＲＩＳＣ命令バスから
受信されたＲＩＳＣ命令にも応答する。ＡＭＵＸはＡＬ
Ｕに第一の入力信号を供給する。ハード配線による制御
装置は到来する複合命令を復号し、また適当な順序で上
記のアーキテクチュアを作動させるために必要な制御信
号の全てを供給する。
ハード配線による制御装置は、（ｉ）各機械サイクルの
第一の四分の−の間にＲＩＳＣ命令カウンタにインクレ
メントする信号を供給することにより順次に記憶された
命令をアドレス指定するため、（ｉｉ ）選択された機
械サイクルの第二の四分の−の間に、ＡＬＵにより演算
されるそれらの信号内容を有するようにレジスタファイ
ルのなかの記憶レジスタを選択するため、また源及び宛
先レジスタのなかに記憶するため選択されたレジスタ信
号内容を第二の四分の−の間に供給するため、レジスタ
ファイルに制御信号を供給するため、（ｉｉｉ ）選択
された機械サイクルの第二の四分の−の間に、メモリか
らレジスタファイルへ又はレジスタファイルからメモリ
へデータをロード又は記憶するべく命令に応答してオペ
ランドアドレス及びデータバスをイネーブルするための
イネーブル信号を供給するため、（ｉｖ ）選択された
機械サイクルの第三の四分の−の間に開始して、ＡＬＵ
に対する前記第一の入力信号として供給するため源出力
信号と命令信号との間を選択するためＡＭＵＸに第一の
選択信号を供給するため、（ｖ）選択された機械サイク
ルの第三の四分の−の間に開始して、ＡＬＵに対する第
二の入力信号として供給するため宛先出力信号とアキュ
ムレータ出力信号とと命令アドレス信号との間を選択す
るためＢＭＵＸに第二の選択信号を供給するため、（ｖ
ｌ）選択された機械サイクルの第二の四分の−の間に開
始して、ＡＬＵにＡＬＵ演算選択信号を供給することに
よりＡＬＵにより実行されるべき演算を選択するため、
（ｖｉ ）選択された機械サイクルの第一の四分の＝の
間に開始して、適当なレジスタにＡＬＵ出力選択信号を
供給することによりレジスタフ・フィル、アキュムレー
タ又は命令カウンタのなかにＡＬＵ出力信号を記憶する
ため、（ｖｉ ）選択された機械サイクルの延長された
第四の四分の−の間に、シフト、乗算及び除算を実行す
るためシフト信号を供給するため命令信号を復号する。
第一の四分の−の間にＲＩＳＣ命令カウンタにインクレ
メントする信号を供給することにより順次に記憶された
命令をアドレス指定するため、（ｉｉ ）選択された機
械サイクルの第二の四分の−の間に、ＡＬＵにより演算
されるそれらの信号内容を有するようにレジスタファイ
ルのなかの記憶レジスタを選択するため、また源及び宛
先レジスタのなかに記憶するため選択されたレジスタ信
号内容を第二の四分の−の間に供給するため、レジスタ
ファイルに制御信号を供給するため、（ｉｉｉ ）選択
された機械サイクルの第二の四分の−の間に、メモリか
らレジスタファイルへ又はレジスタファイルからメモリ
へデータをロード又は記憶するべく命令に応答してオペ
ランドアドレス及びデータバスをイネーブルするための
イネーブル信号を供給するため、（ｉｖ ）選択された
機械サイクルの第三の四分の−の間に開始して、ＡＬＵ
に対する前記第一の入力信号として供給するため源出力
信号と命令信号との間を選択するためＡＭＵＸに第一の
選択信号を供給するため、（ｖ）選択された機械サイク
ルの第三の四分の−の間に開始して、ＡＬＵに対する第
二の入力信号として供給するため宛先出力信号とアキュ
ムレータ出力信号とと命令アドレス信号との間を選択す
るためＢＭＵＸに第二の選択信号を供給するため、（ｖ
ｌ）選択された機械サイクルの第二の四分の−の間に開
始して、ＡＬＵにＡＬＵ演算選択信号を供給することに
よりＡＬＵにより実行されるべき演算を選択するため、
（ｖｉ ）選択された機械サイクルの第一の四分の＝の
間に開始して、適当なレジスタにＡＬＵ出力選択信号を
供給することによりレジスタフ・フィル、アキュムレー
タ又は命令カウンタのなかにＡＬＵ出力信号を記憶する
ため、（ｖｉ ）選択された機械サイクルの延長された
第四の四分の−の間に、シフト、乗算及び除算を実行す
るためシフト信号を供給するため命令信号を復号する。
さらに本発明の第二の局面によれば、かかるＲＩＳＣ信
号プログラムはさらに、順次に記憶された縮小命令集合
信号の群の第一の命令信号をアドレス指定するため縮小
命令集合アドレス信号を復号し且つＲＩＳＣ命令カウン
タに供給するためかかる複合命令信号を記憶し且つ制御
手段に供給するためデータバスを経て受信される複合命
令で書かれた応用プログラムに関係して供給される複合
命令に応答する複合命令集合プログラムレジスタを含ん
でいる。アドレス指定されるかかる群の各々は、それぞ
れ複合命令集合のなかの複合命令の一つをエミュレート
するために設計されている複数個のかかる群の一つであ
る。複合命令集合プログラムアドレスカウンタは、順次
に応用プログラムのなかの次の複合命令をアドレス指定
するため、インクレメントする信号に応答し、又は例外
複合命令アドレス信号を記憶及び供給するためＡＬＵ出
力信号に応答する。
号プログラムはさらに、順次に記憶された縮小命令集合
信号の群の第一の命令信号をアドレス指定するため縮小
命令集合アドレス信号を復号し且つＲＩＳＣ命令カウン
タに供給するためかかる複合命令信号を記憶し且つ制御
手段に供給するためデータバスを経て受信される複合命
令で書かれた応用プログラムに関係して供給される複合
命令に応答する複合命令集合プログラムレジスタを含ん
でいる。アドレス指定されるかかる群の各々は、それぞ
れ複合命令集合のなかの複合命令の一つをエミュレート
するために設計されている複数個のかかる群の一つであ
る。複合命令集合プログラムアドレスカウンタは、順次
に応用プログラムのなかの次の複合命令をアドレス指定
するため、インクレメントする信号に応答し、又は例外
複合命令アドレス信号を記憶及び供給するためＡＬＵ出
力信号に応答する。
さらに本発明の第二の局面によれば、受信された複合命
令信号は制御手段により復号され、また選択された機械
サイクルの第一の四分の−の間にインクレメントする信
号をプログラムカウンタに供給することにより順次にア
ドレス指定される。
令信号は制御手段により復号され、また選択された機械
サイクルの第一の四分の−の間にインクレメントする信
号をプログラムカウンタに供給することにより順次にア
ドレス指定される。
制御手段は選択された機械サイクルの第三の四分の−の
間にＲＩＳＣ命令アドレスカウンタへのかかる縮小命令
の群を開始するため縮小命令集合アドレス信号をも供給
する。また制御手段は複合命令信号を受信、記憶及び供
給するべく選択された機械サイクルの第一の四分の−の
間に複合プログラムレジスタをイネーブルする。
間にＲＩＳＣ命令アドレスカウンタへのかかる縮小命令
の群を開始するため縮小命令集合アドレス信号をも供給
する。また制御手段は複合命令信号を受信、記憶及び供
給するべく選択された機械サイクルの第一の四分の−の
間に複合プログラムレジスタをイネーブルする。
本発明の第一の局面によれば、Ｃｌ５Ｃのエミュレーシ
ヨンをなんら参照することなしに、ＲＩＳＣ機械として
簡単に設計及び使用され得る簡単なアーキテクチュアが
提供される。もちろん、背景技術のところで説明したよ
うに、かかる簡単なアーキテクチュアは同時にＲ１３０
１ｍ性及びＣｌ５Ｃ属性を有し得るので、二つの間のハ
ードな速い境界を作ることは困難である。従って、本ア
ーキテクチュアは二つの極限の間の設計空間に置かれ、
上記の広い“縮小命令１の意味で例外として実際に厳密
に特徴付は可能でないことは理解されよう０本明細書中
に開示される“縮小”命令集合は、ここに開示されるア
ーキテクチュアで実行するために特に良く通している。
ヨンをなんら参照することなしに、ＲＩＳＣ機械として
簡単に設計及び使用され得る簡単なアーキテクチュアが
提供される。もちろん、背景技術のところで説明したよ
うに、かかる簡単なアーキテクチュアは同時にＲ１３０
１ｍ性及びＣｌ５Ｃ属性を有し得るので、二つの間のハ
ードな速い境界を作ることは困難である。従って、本ア
ーキテクチュアは二つの極限の間の設計空間に置かれ、
上記の広い“縮小命令１の意味で例外として実際に厳密
に特徴付は可能でないことは理解されよう０本明細書中
に開示される“縮小”命令集合は、ここに開示されるア
ーキテクチュアで実行するために特に良く通している。
しかし、他のＲＩＳＣ命令集合がここに開示されるアー
キテクチュアでの実行のために定型化され得ることは理
解されよう。
キテクチュアでの実行のために定型化され得ることは理
解されよう。
それにもかかわらず、提供される簡単なアーキテクチュ
アは、制限なしに、以下に説明されるい（つかの異なる
ＲＩＳＣアーキテクチェア・アプローチをとる。第一に
、シフト、乗算及び除算命令を除く全ての命令は単一の
１２クロフク″機械サイクルのなかで実行される。オペ
ランドはロード及び記憶アクセスメモリのみを有するレ
ジスターツー−レジスタである。これは内部制御を簡単
化する。全てのＲＩＳＣ命令はハード配線による制御を
使用して実行される。マイクロコードは使用されない、
３２命令演算のみが実行される。アドレス指定はレジス
タ間接及び即値モードに制限されている。命令フォーマ
ットは簡単であり、また境界を横切らない。
アは、制限なしに、以下に説明されるい（つかの異なる
ＲＩＳＣアーキテクチェア・アプローチをとる。第一に
、シフト、乗算及び除算命令を除く全ての命令は単一の
１２クロフク″機械サイクルのなかで実行される。オペ
ランドはロード及び記憶アクセスメモリのみを有するレ
ジスターツー−レジスタである。これは内部制御を簡単
化する。全てのＲＩＳＣ命令はハード配線による制御を
使用して実行される。マイクロコードは使用されない、
３２命令演算のみが実行される。アドレス指定はレジス
タ間接及び即値モードに制限されている。命令フォーマ
ットは簡単であり、また境界を横切らない。
ここに開示されるＲ夏ＳＣアーキテクチュアに加えて、
信号プロセッサが複合命令集合から受信された複合命令
に実際に応答する！味でｃｔｓｃがエミュレートされ得
る、本発明の第三の局面による、特に有用な設計方法が
開示される。ＲＩＳＣ機械により受信されたこのような
各複合命令は、エミュレーシヨンによりこのような各命
令を実行するため予めエミュレートされた縮小命令の特
定の群のアドレス指定をトリガする。こうして、エミュ
レートされた各複合命令に対して、ハードウェア内での
呼出し及び実行のために記憶された縮小命令の群が存在
する。この設計アプローチはＲＩＳＣアーキテクチェア
がハードウェア実施例に対して迅速に、すなわち同時に
エミュレーションコードが開発されている間にゲートア
レーとして設計されることを許す０．こうして、もし設
計者がＣｌ５Ｃの設計を望むならば、設計者は、同時に
複合命令集合をエミュレートするためエミュレーション
コードの開発を続行しつつ、先ずＲＩＳＣを設計し、続
いてそれを”シリコン”に縮小することにより目的物を
一層迅速に得ることができる。このアプローチの費用は
純粋なｃｔｓｃとしてＣｌ５Ｃを設計する費用の１０％
よりも少なく、且つ優れた結果が得られると見積もられ
る。主な費用節減の一つは、いくつかの設計サイクルの
形態でＣｌ５Ｃ設計者により通宝経験される設計リスク
に関係付けられる。
信号プロセッサが複合命令集合から受信された複合命令
に実際に応答する！味でｃｔｓｃがエミュレートされ得
る、本発明の第三の局面による、特に有用な設計方法が
開示される。ＲＩＳＣ機械により受信されたこのような
各複合命令は、エミュレーシヨンによりこのような各命
令を実行するため予めエミュレートされた縮小命令の特
定の群のアドレス指定をトリガする。こうして、エミュ
レートされた各複合命令に対して、ハードウェア内での
呼出し及び実行のために記憶された縮小命令の群が存在
する。この設計アプローチはＲＩＳＣアーキテクチェア
がハードウェア実施例に対して迅速に、すなわち同時に
エミュレーションコードが開発されている間にゲートア
レーとして設計されることを許す０．こうして、もし設
計者がＣｌ５Ｃの設計を望むならば、設計者は、同時に
複合命令集合をエミュレートするためエミュレーション
コードの開発を続行しつつ、先ずＲＩＳＣを設計し、続
いてそれを”シリコン”に縮小することにより目的物を
一層迅速に得ることができる。このアプローチの費用は
純粋なｃｔｓｃとしてＣｌ５Ｃを設計する費用の１０％
よりも少なく、且つ優れた結果が得られると見積もられ
る。主な費用節減の一つは、いくつかの設計サイクルの
形態でＣｌ５Ｃ設計者により通宝経験される設計リスク
に関係付けられる。
この設計アプローチは、同時にエミュレーションコード
が書かれている間に“シリコン”にハードウェアが同時
に縮小されるので、迅速なターンアラウンドの利点を提
供する。しかし、速度は唯一の利点ではない、いったん
ハードウェア設計が“シリコン”に縮小されると、設計
プロセスはそれに関しては完了され、その後の変更はな
され得ない。設計エラーはたいていこの段階では必然的
に発見され、他の費用のかかる設計サイクルを必要とし
、第二の設計の後にも追加的なエラーが発見される可能
性がある。これは時間及び金の点で非常に費用のかかる
プロセスである０本発明は、ハードウェア設計“問題”
を受けるけれども、それにもかかわらずハードウェア問
題を迂回するべくエミュレーションコードを使用する補
正を受は得るハードウェアのなかに非常に簡単なアーキ
テクチュアを設計することにより、この問題の回避を許
す、当業者に知られているように、設計プロセスの間に
、機能は通常は一つよりも多い仕方で、所与の信号プロ
セッサのなかで、設計者により影響され得る。こうして
、も゛ＬＲＩＳＯ機械を使用して（Ｉｓｃをエミュレー
トすることを試みるならば、Ｉ’？ＩＳＯを設計し、ま
た、最初の設計のなかで最初に意図された仕方で複合命
令が実行されるのを許さないハードウェア設計のなかの
“欠陥”が存在する場合には、設計者は池の仕方で“問
題”複合命令をエミュレートするべくエミュレーション
コードのまわりを変更し得る。こうして、本アプローチ
はハードウェア設計欠陥を許容するべくフレキシビリテ
ィを提供する。
が書かれている間に“シリコン”にハードウェアが同時
に縮小されるので、迅速なターンアラウンドの利点を提
供する。しかし、速度は唯一の利点ではない、いったん
ハードウェア設計が“シリコン”に縮小されると、設計
プロセスはそれに関しては完了され、その後の変更はな
され得ない。設計エラーはたいていこの段階では必然的
に発見され、他の費用のかかる設計サイクルを必要とし
、第二の設計の後にも追加的なエラーが発見される可能
性がある。これは時間及び金の点で非常に費用のかかる
プロセスである０本発明は、ハードウェア設計“問題”
を受けるけれども、それにもかかわらずハードウェア問
題を迂回するべくエミュレーションコードを使用する補
正を受は得るハードウェアのなかに非常に簡単なアーキ
テクチュアを設計することにより、この問題の回避を許
す、当業者に知られているように、設計プロセスの間に
、機能は通常は一つよりも多い仕方で、所与の信号プロ
セッサのなかで、設計者により影響され得る。こうして
、も゛ＬＲＩＳＯ機械を使用して（Ｉｓｃをエミュレー
トすることを試みるならば、Ｉ’？ＩＳＯを設計し、ま
た、最初の設計のなかで最初に意図された仕方で複合命
令が実行されるのを許さないハードウェア設計のなかの
“欠陥”が存在する場合には、設計者は池の仕方で“問
題”複合命令をエミュレートするべくエミュレーション
コードのまわりを変更し得る。こうして、本アプローチ
はハードウェア設計欠陥を許容するべくフレキシビリテ
ィを提供する。
ここに開示される、ＲＩＳＣを使用する複合命令集合針
算機を実現するための設計方法はハードウェアとソフト
ウェアとの間にＣｌ５Ｃを設計するタスクを分割する。
算機を実現するための設計方法はハードウェアとソフト
ウェアとの間にＣｌ５Ｃを設計するタスクを分割する。
設計効率はソフトウェアの効率から来る。従来の技術で
は、全ての機能は一つのチップ上にあった０本開示は、
制御機能が実行機能から分離されている“２チンプ解決
”の使用を教示する。ここに開示される簡単な機械はハ
ードウェア設計プロセスを速くし、またエミュレーショ
ンコードの同時設計を許す、従来の技術で経験された設
計リスク、すなわち正しく作動する設計を得る以前にい
くつかのハードウェア繰り返しにさらされるリスクは回
避される。
は、全ての機能は一つのチップ上にあった０本開示は、
制御機能が実行機能から分離されている“２チンプ解決
”の使用を教示する。ここに開示される簡単な機械はハ
ードウェア設計プロセスを速くし、またエミュレーショ
ンコードの同時設計を許す、従来の技術で経験された設
計リスク、すなわち正しく作動する設計を得る以前にい
くつかのハードウェア繰り返しにさらされるリスクは回
避される。
本発明の第二の局面は、Ｃｌ５Ｃをエミュレートするた
め群のなかに配置されたＲＩＳＣコードを実行するＲＩ
ＳＣ機械を提供する。この局面の実施例は、純粋なＲＩ
ＳＣモードでバーバード−アーキテクチュアを有する純
粋なＲＩＳＣ４６１械として、もしくはＣｌ５Ｃをエミ
ュレートするため群のなかに配置されたＲＩＳＣコード
を実行するＲ ｆ Ｓ Ｃ＃ＩＡ械トＬテ、ＲＩＳＣＩ
Ｏ械をランさセル可能性を提供し得る。いずれの場合に
も、コードのこのような各群は、対応する複合命令に応
答して実行され得る。いったん群の初期アドレスがＲＩ
ＳＣアドレスバス上に置かれると、その群のなかの縮小
命令の他のメンバーが→頂次に実行される、ＲＩＳＣコ
ードの群によりエミュレートされるＣｌ５Ｃを有する新
規なアプローチと、まさにＲＩＳＣとして又はエミユレ
ータとしてランするＲｒｓｃ機械を有する新規なアプロ
ーチとは縮小命令集合のフィロソフィによる強力な信号
処理ツールを提供し、また縮小命令集合アーキテクチュ
アを使用する複合命令集合をエミュレートする可能性を
同時に提供する。本発明のこの局面は、こうして使用さ
れる時、まさに強力なツールである。
め群のなかに配置されたＲＩＳＣコードを実行するＲＩ
ＳＣ機械を提供する。この局面の実施例は、純粋なＲＩ
ＳＣモードでバーバード−アーキテクチュアを有する純
粋なＲＩＳＣ４６１械として、もしくはＣｌ５Ｃをエミ
ュレートするため群のなかに配置されたＲＩＳＣコード
を実行するＲ ｆ Ｓ Ｃ＃ＩＡ械トＬテ、ＲＩＳＣＩ
Ｏ械をランさセル可能性を提供し得る。いずれの場合に
も、コードのこのような各群は、対応する複合命令に応
答して実行され得る。いったん群の初期アドレスがＲＩ
ＳＣアドレスバス上に置かれると、その群のなかの縮小
命令の他のメンバーが→頂次に実行される、ＲＩＳＣコ
ードの群によりエミュレートされるＣｌ５Ｃを有する新
規なアプローチと、まさにＲＩＳＣとして又はエミユレ
ータとしてランするＲｒｓｃ機械を有する新規なアプロ
ーチとは縮小命令集合のフィロソフィによる強力な信号
処理ツールを提供し、また縮小命令集合アーキテクチュ
アを使用する複合命令集合をエミュレートする可能性を
同時に提供する。本発明のこの局面は、こうして使用さ
れる時、まさに強力なツールである。
ＲＩＳＣコードのなかで実行されるべきユーザー固有の
、ユーザーにより定められた機能をユーザーが開発し得
ることは、本発明の第二の局面により教示される縮小命
令集合信号プロセッサの他の強力な特徴である０通常、
ＭＩＬ−３ＴＤ−１７５０によるＣｌ５Ｃの製造者は、
もしその顧客がそのＭＩＬにより許されるようなユーザ
ーにより定められたｔａ （’ＩＡを実現することを望
むならば、その顧客が特注の特別に開発されたＭＩＬ−
ＳＴＤ−１７５０によるマイクロプロセッサチップを注
文することを要求する。（ＭＩＬ−３ＴＤ−１７５ＯＡ
はユーザーにより定められたｔａ能を暗示的に許し、他
方に於いてＭＩ Ｌ−３ＴＤ−１７５０Ｂはこの上うな
機能を明示的に準備する）０本発明はユーザーに、チッ
プが購入された後にＲＩＳＣコードのなかでの実行のた
めに任意の数のこのようなユーザーにより定められた複
合命令を定める可能性を与える。これらは、ＲＩＳＣＩ
ＩＩ械と組み合わされており、またＲＩＳＣマイクロプ
ロセッサと共に使用するためのＦＲＯＭのようなメモリ
装置のなかに別々に記憶されているＲＩＳＣ命令集合を
使用して、簡単に顧客により設計され得る。完全なＲＩ
ＳＣ命令集合はもちろん、ユーザーにより定められたｆ
ｉ能を顧客が書くことを可能にするべくＭＡＬ−５ＴＤ
−１７５０マイクロプロセツサの購入時に供給される製
品文献のなかで顧客に説明されなければならない。
、ユーザーにより定められた機能をユーザーが開発し得
ることは、本発明の第二の局面により教示される縮小命
令集合信号プロセッサの他の強力な特徴である０通常、
ＭＩＬ−３ＴＤ−１７５０によるＣｌ５Ｃの製造者は、
もしその顧客がそのＭＩＬにより許されるようなユーザ
ーにより定められたｔａ （’ＩＡを実現することを望
むならば、その顧客が特注の特別に開発されたＭＩＬ−
ＳＴＤ−１７５０によるマイクロプロセッサチップを注
文することを要求する。（ＭＩＬ−３ＴＤ−１７５ＯＡ
はユーザーにより定められたｔａ能を暗示的に許し、他
方に於いてＭＩ Ｌ−３ＴＤ−１７５０Ｂはこの上うな
機能を明示的に準備する）０本発明はユーザーに、チッ
プが購入された後にＲＩＳＣコードのなかでの実行のた
めに任意の数のこのようなユーザーにより定められた複
合命令を定める可能性を与える。これらは、ＲＩＳＣＩ
ＩＩ械と組み合わされており、またＲＩＳＣマイクロプ
ロセッサと共に使用するためのＦＲＯＭのようなメモリ
装置のなかに別々に記憶されているＲＩＳＣ命令集合を
使用して、簡単に顧客により設計され得る。完全なＲＩ
ＳＣ命令集合はもちろん、ユーザーにより定められたｆ
ｉ能を顧客が書くことを可能にするべくＭＡＬ−５ＴＤ
−１７５０マイクロプロセツサの購入時に供給される製
品文献のなかで顧客に説明されなければならない。
本発明の第一の局面の以上の教示の全てに追加して、特
殊な縮小命令集合が、前記のように、その命令集合及び
多くの他の可能な類似の命令集合を実現するために特に
有用である特殊なＲＩＳＣアーキテクチュアとならんで
教示される。開示される特殊なＲＩＳＣアーキテクチェ
アは後で開示されるような第二の局面によりＭＩＬ−３
ＴＤ−１７５０命令をエミュレートする目的にも非常に
有用である。
殊な縮小命令集合が、前記のように、その命令集合及び
多くの他の可能な類似の命令集合を実現するために特に
有用である特殊なＲＩＳＣアーキテクチュアとならんで
教示される。開示される特殊なＲＩＳＣアーキテクチェ
アは後で開示されるような第二の局面によりＭＩＬ−３
ＴＤ−１７５０命令をエミュレートする目的にも非常に
有用である。
本発明の前記及び他の目的、特徴及び利点は以下にその
好ましい実施例を図面により詳細に説明するなかで一層
明らかになろう。
好ましい実施例を図面により詳細に説明するなかで一層
明らかになろう。
発明を実施するための最良の形態
第１図には、縮小命令集合計算機（ＲＩ Ｓ Ｃ）とし
て広く特徴付けられてよく、また通常は、制限なしに、
マイクロプロセッサの形態をとる、本発明の第一の局面
による１ｔｉＩｌな信号プロセッサｌＯがブロック図で
示されている０本発明の新規なＲＩＳＧはバーバード・
アーキテクチュアを有する。すなわち命令及びデータバ
スが別々である。
て広く特徴付けられてよく、また通常は、制限なしに、
マイクロプロセッサの形態をとる、本発明の第一の局面
による１ｔｉＩｌな信号プロセッサｌＯがブロック図で
示されている０本発明の新規なＲＩＳＧはバーバード・
アーキテクチュアを有する。すなわち命令及びデータバ
スが別々である。
ＲＩＳＣ命令アドレスバス１２は縮小命令をアドレス指
定するのに使用されており、縮小命令は次いでＲＩＳＣ
ＩＯにより縮小命令バス１４を経て受信される。オペラ
ンドアドレスバス１６は双方向であワてよいデータバス
１８を経てＲＩＳＣＩＯにより受信もしくは供給される
データをアドレス指定するのに使用される。背景技術の
ところに記載したように、頭辞語“ＥＩＳＣ″はここで
は縮小命令集合機械の広い意味で使用されている。
定するのに使用されており、縮小命令は次いでＲＩＳＣ
ＩＯにより縮小命令バス１４を経て受信される。オペラ
ンドアドレスバス１６は双方向であワてよいデータバス
１８を経てＲＩＳＣＩＯにより受信もしくは供給される
データをアドレス指定するのに使用される。背景技術の
ところに記載したように、頭辞語“ＥＩＳＣ″はここで
は縮小命令集合機械の広い意味で使用されている。
バーバード・アーキテクチュアの使用は、ノイマン・ア
ーキテクチユアが好ましいアプローチであった以前のＣ
ｌ５Ｃに使用されているような多重化命令／データバス
とは異なっている。バーバード・アーキテクチュアによ
るアプローチは、命令及びデータが同時にアクセスされ
得るという事実により、ＲＩＳＣがはるかに速い速度で
作動することを許す。これば性情を最大化する上記の一
般的ＲＩＳＣアプローチと開用している。
ーキテクチユアが好ましいアプローチであった以前のＣ
ｌ５Ｃに使用されているような多重化命令／データバス
とは異なっている。バーバード・アーキテクチュアによ
るアプローチは、命令及びデータが同時にアクセスされ
得るという事実により、ＲＩＳＣがはるかに速い速度で
作動することを許す。これば性情を最大化する上記の一
般的ＲＩＳＣアプローチと開用している。
第２図は第１図のＲＩＳＣと類似しておりまた同一のバ
ーバード・アーキテクチュアを有するＲＩＳＣＩＯのブ
ロック図である。第２図のＲＩＳＣＩＯは、共に使用さ
れる時に、本発明の第二の局面に従って、複合命令集合
計算機（ＣＩ Ｓ Ｃ）をエミュレートし得るプログラ
ラマブル・リードオンリメモリ（ＦＲＯＭ）のようなメ
モリ装置２０と組み合わされている。ＲＩＳＣＩＯＰＲ
ＯＭ２０は共にＣｌ５Ｃをエミュレートするぺ＜ＲＩＳ
Ｃを使用する構想の“２チツプ”２２の実施例又はそれ
への“解決”として考えられ得る。２チツプ２２は実際
にＣｌ５Ｃである。これは設計者及びユーザーの双方の
観点から上記のように高度に効率的なアプローチである
。
ーバード・アーキテクチュアを有するＲＩＳＣＩＯのブ
ロック図である。第２図のＲＩＳＣＩＯは、共に使用さ
れる時に、本発明の第二の局面に従って、複合命令集合
計算機（ＣＩ Ｓ Ｃ）をエミュレートし得るプログラ
ラマブル・リードオンリメモリ（ＦＲＯＭ）のようなメ
モリ装置２０と組み合わされている。ＲＩＳＣＩＯＰＲ
ＯＭ２０は共にＣｌ５Ｃをエミュレートするぺ＜ＲＩＳ
Ｃを使用する構想の“２チツプ”２２の実施例又はそれ
への“解決”として考えられ得る。２チツプ２２は実際
にＣｌ５Ｃである。これは設計者及びユーザーの双方の
観点から上記のように高度に効率的なアプローチである
。
信号の形態の複合命令は信号線２４を経てデータバスに
供給され、それによりＲＩＳＣＩＯに伝達される。複合
命令２４の源は本発明にとって重要ではないが、一般に
“Ｃｌ５Ｃ″２２により実行されるべきいくつかの応用
プログラムから成っている。複合命令はこの仕方で順次
に受信され、またＲＩＳＣＩＯに復号される。受信され
るこのような各複合命令に対して、初期始動アドレスが
ＲＩＳＣ命令アドレスバス１２を経てＰＲＯＭ２０に供
給され、そこにエミュレートされている特定のＣｌ５Ｏ
命令に対応するＩ？ＩＳＯ命令の群が順次に記憶される
。ＰＲＯＭ２０のなかでアドレスを旨定された第一のＲ
ＩＳＯ命令は次いで、典型□的に全機械サイクルの間、
ＲＩＳＣ命令バス１４上に置かれる。命令が記憶又は実
行のためにＲ１′５ＣＩＯに安全に供給され終わった後
、ＲＩＳＣｌｏは次に、命令バス１４上に置くため次に
順次に記憶されたエミュレーシヨン命令をアクセスする
ためＲＩＳＣ命令アドレスバス１２上のアドレスをイン
クレメントする。このプロセスは、（データバス１０を
経て受信された特定のＣｌ５Ｃ命令をエミュレートする
ためＰＲＯＭ２０のなかに記憶されている）ＲＩＳＣ命
令の全ての群がエミュレーシヨンを経由して実行され終
わるまでｉ［する、所与の命令は、なかんずく、データ
バス１８及びその（単にデータ源又は宛先への経路を示
ず）ＬＴ：長部２６を経由してオペランドをロード又は
記憶するのに使用されるメモリロード／記憶操作を含ん
でいる。
供給され、それによりＲＩＳＣＩＯに伝達される。複合
命令２４の源は本発明にとって重要ではないが、一般に
“Ｃｌ５Ｃ″２２により実行されるべきいくつかの応用
プログラムから成っている。複合命令はこの仕方で順次
に受信され、またＲＩＳＣＩＯに復号される。受信され
るこのような各複合命令に対して、初期始動アドレスが
ＲＩＳＣ命令アドレスバス１２を経てＰＲＯＭ２０に供
給され、そこにエミュレートされている特定のＣｌ５Ｏ
命令に対応するＩ？ＩＳＯ命令の群が順次に記憶される
。ＰＲＯＭ２０のなかでアドレスを旨定された第一のＲ
ＩＳＯ命令は次いで、典型□的に全機械サイクルの間、
ＲＩＳＣ命令バス１４上に置かれる。命令が記憶又は実
行のためにＲ１′５ＣＩＯに安全に供給され終わった後
、ＲＩＳＣｌｏは次に、命令バス１４上に置くため次に
順次に記憶されたエミュレーシヨン命令をアクセスする
ためＲＩＳＣ命令アドレスバス１２上のアドレスをイン
クレメントする。このプロセスは、（データバス１０を
経て受信された特定のＣｌ５Ｃ命令をエミュレートする
ためＰＲＯＭ２０のなかに記憶されている）ＲＩＳＣ命
令の全ての群がエミュレーシヨンを経由して実行され終
わるまでｉ［する、所与の命令は、なかんずく、データ
バス１８及びその（単にデータ源又は宛先への経路を示
ず）ＬＴ：長部２６を経由してオペランドをロード又は
記憶するのに使用されるメモリロード／記憶操作を含ん
でいる。
ＲＩＳＣ
第３図には、第１図及び第２図中に示されているＲＩＳ
Ｃに類似のＲＩＳＣＩＯの内部の簡単化されたブロック
図が示されている。ｊｉａ図の細線は、本発明のｃｔｓ
ｃエミュレーションの局面なしに、第１図のＲＩＳＣＩ
Ｏに一致する。先ず、本発明の第一の局面のＲＩＳＣ実
施例の動作を完全に説明するため、第３図を先ずこれら
の細線の部分に関して説明する０次いで、本発明の第二
の局面の実ｈｉ例、すなわち第２図に示されているよう
にＣｌ５Ｃをエミュレートするのに使用されるＲＩＳＣ
を完全に説明するため、太線の部分を説明する。
Ｃに類似のＲＩＳＣＩＯの内部の簡単化されたブロック
図が示されている。ｊｉａ図の細線は、本発明のｃｔｓ
ｃエミュレーションの局面なしに、第１図のＲＩＳＣＩ
Ｏに一致する。先ず、本発明の第一の局面のＲＩＳＣ実
施例の動作を完全に説明するため、第３図を先ずこれら
の細線の部分に関して説明する０次いで、本発明の第二
の局面の実ｈｉ例、すなわち第２図に示されているよう
にＣｌ５Ｃをエミュレートするのに使用されるＲＩＳＣ
を完全に説明するため、太線の部分を説明する。
制御装置３０はＲＩＳＣＩＯに対する（図面を簡単にす
るため図示されていない）内部制御信号を供応する。こ
のような制御信号により制御される機能のなかで次のＲ
ＩＳＯ命令の取出しが実行されなければならない、これ
は、ＲＩＳＣ命令アドレスを保持するのに使用される命
令カウンタ３２を、そのアドレスに記憶されているＲＩ
ＳＣ命令を命令レジスタ３４のなかヘロードするため、
インクレメントすることにより成就される。命令レジス
タ３４は実際には二つのレジスタ、すなわち（現在の機
械サイクルの間に）命令バス１４上でＲＩＳＣ命令を最
初に受信及び記憶するための“パイプ”又は−次レジス
タと、現在の機械サイクルの中央まで先の機械サイクル
の間に命令バス１４上にあった命令を保持するための二
次レジスタとから成っている。パイプはその内容を、後
で一層詳細に説明するように、各機械サイクルの中央で
二次レジスタに伝達する。
るため図示されていない）内部制御信号を供応する。こ
のような制御信号により制御される機能のなかで次のＲ
ＩＳＯ命令の取出しが実行されなければならない、これ
は、ＲＩＳＣ命令アドレスを保持するのに使用される命
令カウンタ３２を、そのアドレスに記憶されているＲＩ
ＳＣ命令を命令レジスタ３４のなかヘロードするため、
インクレメントすることにより成就される。命令レジス
タ３４は実際には二つのレジスタ、すなわち（現在の機
械サイクルの間に）命令バス１４上でＲＩＳＣ命令を最
初に受信及び記憶するための“パイプ”又は−次レジス
タと、現在の機械サイクルの中央まで先の機械サイクル
の間に命令バス１４上にあった命令を保持するための二
次レジスタとから成っている。パイプはその内容を、後
で一層詳細に説明するように、各機械サイクルの中央で
二次レジスタに伝達する。
次に第４図を参照すると、制御装置３０により与えられ
る種々の制御信号に相当する波形が示されている０図示
の目的で、第４図の種々の波形は四分の一機械サイクル
４０，４２．４４．４６に分割されている単一機械サイ
クル３８のなかで相互に比較するため時間的に１凍結”
されている。
る種々の制御信号に相当する波形が示されている０図示
の目的で、第４図の種々の波形は四分の一機械サイクル
４０，４２．４４．４６に分割されている単一機械サイ
クル３８のなかで相互に比較するため時間的に１凍結”
されている。
任意の選択された周波数又はデエーテイサイクルであっ
てよい基本システム“クロック１波形は第４図（ａ）に
示されている。第４図（ｂ）には後で一層詳細に説明す
る目的で有用である第一の四分の−４０のクロック信号
波形５０（ＣＫ１）が示されている。第４図（Ｃ）には
各機械サイクル第二の四分の−４２の間に再び生ずる（
この場合、高い）波形５２ （ＣＫ２）が示されている
。第４図（ｄ）には各機械サイクル第三の四分の−４４
の間に再び生ずる波形５４ （ＣＫ３）が示されている
。第４図（ｅ、）には各機械サイクル第四の四分の−４
６の間に再び生ずる波形５６（ＣＫ４）が示されている
。
てよい基本システム“クロック１波形は第４図（ａ）に
示されている。第４図（ｂ）には後で一層詳細に説明す
る目的で有用である第一の四分の−４０のクロック信号
波形５０（ＣＫ１）が示されている。第４図（Ｃ）には
各機械サイクル第二の四分の−４２の間に再び生ずる（
この場合、高い）波形５２ （ＣＫ２）が示されている
。第４図（ｄ）には各機械サイクル第三の四分の−４４
の間に再び生ずる波形５４ （ＣＫ３）が示されている
。第４図（ｅ、）には各機械サイクル第四の四分の−４
６の間に再び生ずる波形５６（ＣＫ４）が示されている
。
第４図（ｆ）には、命令レジスタ３４のなかの“パイプ
”レジスタのローディングのタイミングを示す波形５８
が示されている。波形５８は、第４図（ｂ）の波形５０
のＣＫＩの立ち上がり縁と同時に生起する低レベルから
高レベルへの電圧変化の立ち上がり縁に小さい矢印を付
して示されている。これは、第３図のＲＩＳＣ命令線１
４上に存在する（全機械サイクルの間、その時点に存在
するであろう）命令がいま安定しており命令レジスタ３
４のなかのＲＩＳＯ命令レジスタパイプのなかへのクロ
ッキングの準備ができていることを示す、こうして、第
３図中に示されているクロック線６０は各機械サイクル
の開始時にＣＫＩの立ち上がり縁に上がる。換言すれば
、命令レジスタパイプの内容が各機械サイクルの開始時
に変更される。命令が二つの全四分の一サイクルにねた
り“パイフルレジスタのなかに存在した後、命令は第４
図（ｇ）中の波形６４の立ち上がり縁６２により示され
ているようなＣＫ３の開始時に“パイプ”から二次命令
レジスタのなかヘラツチされる、もちろん、第二の四分
の−４２の間に二次命令レジスタの入力端に与えられる
信号が、クロックが低レベルであるので、この第二の四
分の−４２の間に二次命令レジスタの出力端にも存在し
ていることは理解されよう、従って、まだランチされて
いなとしても、この第二の四分の一周期の間に制御装置
による命令コードの復号が開始され得る、こうして、゛
バイブのなかの命令は機械サイクルの開始時から終了時
までそのなかに留まっているけれども、パイプの内容は
各機械サイクルの中央で二次命令レジスタのなかヘコピ
ーされる。
”レジスタのローディングのタイミングを示す波形５８
が示されている。波形５８は、第４図（ｂ）の波形５０
のＣＫＩの立ち上がり縁と同時に生起する低レベルから
高レベルへの電圧変化の立ち上がり縁に小さい矢印を付
して示されている。これは、第３図のＲＩＳＣ命令線１
４上に存在する（全機械サイクルの間、その時点に存在
するであろう）命令がいま安定しており命令レジスタ３
４のなかのＲＩＳＯ命令レジスタパイプのなかへのクロ
ッキングの準備ができていることを示す、こうして、第
３図中に示されているクロック線６０は各機械サイクル
の開始時にＣＫＩの立ち上がり縁に上がる。換言すれば
、命令レジスタパイプの内容が各機械サイクルの開始時
に変更される。命令が二つの全四分の一サイクルにねた
り“パイフルレジスタのなかに存在した後、命令は第４
図（ｇ）中の波形６４の立ち上がり縁６２により示され
ているようなＣＫ３の開始時に“パイプ”から二次命令
レジスタのなかヘラツチされる、もちろん、第二の四分
の−４２の間に二次命令レジスタの入力端に与えられる
信号が、クロックが低レベルであるので、この第二の四
分の−４２の間に二次命令レジスタの出力端にも存在し
ていることは理解されよう、従って、まだランチされて
いなとしても、この第二の四分の一周期の間に制御装置
による命令コードの復号が開始され得る、こうして、゛
バイブのなかの命令は機械サイクルの開始時から終了時
までそのなかに留まっているけれども、パイプの内容は
各機械サイクルの中央で二次命令レジスタのなかヘコピ
ーされる。
従って、所与の命令が二次レジスタのなかに存在する時
間は一つの機械サイクルの中央から他の機械サイクルの
中央まで重なっている。
間は一つの機械サイクルの中央から他の機械サイクルの
中央まで重なっている。
命令バス１４上の命令が命令レジスタ３４＠パイプ°の
なかヘクロックされる時点で、命令アドレスバス１２上
のアドレスが、各機械サイクルの開始時にＣＫＩの立ち
上がり縁と一致するその作動クロッキング（立ち上がり
縁７０）タイミングを有する第４図（ｈ）の波形６８に
示されているタイミングの制御信号により開始されて次
の順次アドレスへ通常インクレメントされる。しかし、
もし例外命令が実行されるべきであれば、それは順次ア
ドレスの外でロードされる。
なかヘクロックされる時点で、命令アドレスバス１２上
のアドレスが、各機械サイクルの開始時にＣＫＩの立ち
上がり縁と一致するその作動クロッキング（立ち上がり
縁７０）タイミングを有する第４図（ｈ）の波形６８に
示されているタイミングの制御信号により開始されて次
の順次アドレスへ通常インクレメントされる。しかし、
もし例外命令が実行されるべきであれば、それは順次ア
ドレスの外でロードされる。
制御装置３０の他の機能は、種々の仕方で、命令レジス
タ３４“パイプ”内及び命令レジスタ３４の二次レジス
タ内に留まうている命令を復号することである。各機械
サイクルの第一の四分の−の間に、制御装置３０は命令
レジスタ３４のパイプレジスタのなかへまさにロードさ
れた命令のレジスタフィールド部分を復号する。線７２
はレジスタフィールドを復号するためのパイプから制御
装置３０への情報の転送を示す、（ＲＩＳＣ命令フォー
マットは後で一層詳細に説明する）。ここでは、示され
ている実施例に対して、１６ビツトＲＩＳＣレジスター
ツー−レジスタ命令フォーマントに対して、６個の最上
位ビットが命令コードであり、次の５個の最上位ビット
が宛先フィールドであり、また最後の５個のビットが源
フイールドであると言えば十分である。復号されたレジ
スタフィールド情報は、パイプのなかで、宛先レジスタ
７６及び源レジスタ７８のなかヘロードされるべきレジ
スタファイル７４のなかのレジスタの選択された対を同
定するのに使用され得る。いったんレジスタフィールド
が復号されると、機械サイクルの第二の四分の−４２の
間に能動化される選択線８０により示されているように
、レジスタの適当な対が選択される。第４図（＋）及び
第４図（ｊ）には、それぞれの立ち上がり＆！８６．８
８により、レジスタフ・アイル７４のなかの選択された
レジスタがその時点で、すなわち機械サイクルの中央で
宛先及び源レジスタ７６．７８のなかヘクロックされる
ことを示す波形８２．８４が示されている。
タ３４“パイプ”内及び命令レジスタ３４の二次レジス
タ内に留まうている命令を復号することである。各機械
サイクルの第一の四分の−の間に、制御装置３０は命令
レジスタ３４のパイプレジスタのなかへまさにロードさ
れた命令のレジスタフィールド部分を復号する。線７２
はレジスタフィールドを復号するためのパイプから制御
装置３０への情報の転送を示す、（ＲＩＳＣ命令フォー
マットは後で一層詳細に説明する）。ここでは、示され
ている実施例に対して、１６ビツトＲＩＳＣレジスター
ツー−レジスタ命令フォーマントに対して、６個の最上
位ビットが命令コードであり、次の５個の最上位ビット
が宛先フィールドであり、また最後の５個のビットが源
フイールドであると言えば十分である。復号されたレジ
スタフィールド情報は、パイプのなかで、宛先レジスタ
７６及び源レジスタ７８のなかヘロードされるべきレジ
スタファイル７４のなかのレジスタの選択された対を同
定するのに使用され得る。いったんレジスタフィールド
が復号されると、機械サイクルの第二の四分の−４２の
間に能動化される選択線８０により示されているように
、レジスタの適当な対が選択される。第４図（＋）及び
第４図（ｊ）には、それぞれの立ち上がり＆！８６．８
８により、レジスタフ・アイル７４のなかの選択された
レジスタがその時点で、すなわち機械サイクルの中央で
宛先及び源レジスタ７６．７８のなかヘクロックされる
ことを示す波形８２．８４が示されている。
この時点で、上記のように、パイプのなかの命令が命令
レジスタ３４のなかの二次レジスタのなかヘラッチされ
る。命令レジスタの二次レジスタのなかで命令コードが
、実行されるべき命令を決定する目的で復号される。宛
先フィールドもこの時点で再び、内部演算の結果もしく
はデータバス１８から移動されたオペランドにより書か
れるべきレジスタファイル７４のなかのレジスタを決定
する目的で復号される。これらの二つの代替的なローデ
ィング経路は信号線１００及び信号線１０２により示さ
れている。信号線１００はなかんずく宛先及び源レジス
タ７６．７８により与えられる信号を演算する算術論理
演算装置（ＡＬＵ）１０４の３２ビツト出力を表す、宛
先及び源レジスタ７６．７８の内容がＡＬＵＩ ０４に
より演算される演算に対して、その演算の出力は線１０
０を経て、宛先レジスタを最初にロードしたレジスタ対
のなかへ戻される。他方、情報はバッファ１０６、信号
線１０Ｂ、入力／出力（夏１０）装置１１０及び信号線
１０２を経てデータバス１８から与えられるものであっ
てもよい、！１０装置は、これまでに説明した目的で、
簡単に信号線１０Ｂから信号線１０２への短い回路と考
えられてよい、すなわち、それは本開示の現在のレベル
に重要な機能はしない、（シかし、本発明のＭＩＬ−３
ＴＤ−１７５”Ｏ実施例と結び付いて本ＩＵ示の後続の
レベルに関しては重要であり、従ってその目的で第３図
に含められている）。
レジスタ３４のなかの二次レジスタのなかヘラッチされ
る。命令レジスタの二次レジスタのなかで命令コードが
、実行されるべき命令を決定する目的で復号される。宛
先フィールドもこの時点で再び、内部演算の結果もしく
はデータバス１８から移動されたオペランドにより書か
れるべきレジスタファイル７４のなかのレジスタを決定
する目的で復号される。これらの二つの代替的なローデ
ィング経路は信号線１００及び信号線１０２により示さ
れている。信号線１００はなかんずく宛先及び源レジス
タ７６．７８により与えられる信号を演算する算術論理
演算装置（ＡＬＵ）１０４の３２ビツト出力を表す、宛
先及び源レジスタ７６．７８の内容がＡＬＵＩ ０４に
より演算される演算に対して、その演算の出力は線１０
０を経て、宛先レジスタを最初にロードしたレジスタ対
のなかへ戻される。他方、情報はバッファ１０６、信号
線１０Ｂ、入力／出力（夏１０）装置１１０及び信号線
１０２を経てデータバス１８から与えられるものであっ
てもよい、！１０装置は、これまでに説明した目的で、
簡単に信号線１０Ｂから信号線１０２への短い回路と考
えられてよい、すなわち、それは本開示の現在のレベル
に重要な機能はしない、（シかし、本発明のＭＩＬ−３
ＴＤ−１７５”Ｏ実施例と結び付いて本ＩＵ示の後続の
レベルに関しては重要であり、従ってその目的で第３図
に含められている）。
もし制御装置３０が、命令レジスタ３４のなかの二次レ
ジスタから復号されたものとして、レジスタファイル７
４のなかのレジスタ又はレジスタ対のなかへ信号線１０
０上のＡＬＵ出力信号を含むＡＬＵ１０４に対する演算
を選択すれば、ＡＬＵの出力は第４図（ｋ）の波形１１
４の立ち上がり縁１１２により示されているように機械
サイクルの第二の四分の−の開始時にレジスタファイル
７４のなかの選択されたレジスタ又はレジスタ対のなか
ヘクロソクされる。この波形はＡＬＵＩＯ４により書込
まれるべきレジスタをクロックするため第３図中に示さ
れているクロック線１１６上に存在する電圧を表す。
ジスタから復号されたものとして、レジスタファイル７
４のなかのレジスタ又はレジスタ対のなかへ信号線１０
０上のＡＬＵ出力信号を含むＡＬＵ１０４に対する演算
を選択すれば、ＡＬＵの出力は第４図（ｋ）の波形１１
４の立ち上がり縁１１２により示されているように機械
サイクルの第二の四分の−の開始時にレジスタファイル
７４のなかの選択されたレジスタ又はレジスタ対のなか
ヘクロソクされる。この波形はＡＬＵＩＯ４により書込
まれるべきレジスタをクロックするため第３図中に示さ
れているクロック線１１６上に存在する電圧を表す。
こうして、各機械サイクルの第一の四分の−４２の間に
、制御装置３０は宛先及び源レジスタ７６．７８をロー
ドするためアクセスされるべきレジスタファイルのなか
のレジスタの対を決定するべく命令レジスタ３４パイプ
を復号し、またレジスタファイル７４のなかのどのレジ
スタが入力バスで又は以前の機械サイクルからのＡＬＵ
の出力でロードされるべきかを決定する目的で命令レジ
スタ３４のなかの二次レジスタを復号する。線１００上
のＡＬＵ出力信号又は線１０２上のデータはＣＫ２の立
ち上がり縁で選択されたレジスタ又はレジスタ対のなか
ヘロードされ、他方宛先及び源レジスタはＣＫ３の立ち
上がり縁でロードされる。
、制御装置３０は宛先及び源レジスタ７６．７８をロー
ドするためアクセスされるべきレジスタファイルのなか
のレジスタの対を決定するべく命令レジスタ３４パイプ
を復号し、またレジスタファイル７４のなかのどのレジ
スタが入力バスで又は以前の機械サイクルからのＡＬＵ
の出力でロードされるべきかを決定する目的で命令レジ
スタ３４のなかの二次レジスタを復号する。線１００上
のＡＬＵ出力信号又は線１０２上のデータはＣＫ２の立
ち上がり縁で選択されたレジスタ又はレジスタ対のなか
ヘロードされ、他方宛先及び源レジスタはＣＫ３の立ち
上がり縁でロードされる。
もし命令レジスタ３４のなかの二次レジスタのなかの命
令から復号された命令コードが外部メモリ空間からデー
タをロードするため又はそれにデータを記憶するための
ロード／記憶命令であることが判明すると、信号線１１
８及びバッファ１２０を経て源レジスタ７８からオペラ
ンドアドレスバス１６上へオペランドアドレス出力が与
えられなければならない。制御装置３０はもちろん、線
１１８上の信号をオペランドアドレスバス１６に通す目
的で、バッファ１２０をイネーブルする。
令から復号された命令コードが外部メモリ空間からデー
タをロードするため又はそれにデータを記憶するための
ロード／記憶命令であることが判明すると、信号線１１
８及びバッファ１２０を経て源レジスタ７８からオペラ
ンドアドレスバス１６上へオペランドアドレス出力が与
えられなければならない。制御装置３０はもちろん、線
１１８上の信号をオペランドアドレスバス１６に通す目
的で、バッファ１２０をイネーブルする。
これは信号線１１７ａ及び１１７ｂ上でクロックされる
ＣＲ２の立ち上がり縁で生起する。ロード操作時に、オ
ペランドは次いでメモリからデータバス１８上に現れ、
制御装置３０によりイネーブルされたバッファ１０６と
線１０８と１１０１１０と信号線１０２とを経てレジス
タファイル７４のなかへ送られる。命令レジスタ３４の
ながの二次レジスタのなかに留まっているＲＩＳＣ命令
の宛先フィールドは、それがＡＬＵ演算に関する命令に
対するものであったかのように、オペランドがロードさ
れるべきレジスタファイル７４のなかのレジスタを指定
するために使用される。再び、これは第４図（ｋ）の波
形１１４に示されているようにＣＲ２の立ち上がり縁で
生起する。記憶操作時に、オペランドは、宛先レジスタ
７６のなかヘロードされる命令の宛先フィールドにより
指示されたレジスタからデータバス１８上に供給される
。
ＣＲ２の立ち上がり縁で生起する。ロード操作時に、オ
ペランドは次いでメモリからデータバス１８上に現れ、
制御装置３０によりイネーブルされたバッファ１０６と
線１０８と１１０１１０と信号線１０２とを経てレジス
タファイル７４のなかへ送られる。命令レジスタ３４の
ながの二次レジスタのなかに留まっているＲＩＳＣ命令
の宛先フィールドは、それがＡＬＵ演算に関する命令に
対するものであったかのように、オペランドがロードさ
れるべきレジスタファイル７４のなかのレジスタを指定
するために使用される。再び、これは第４図（ｋ）の波
形１１４に示されているようにＣＲ２の立ち上がり縁で
生起する。記憶操作時に、オペランドは、宛先レジスタ
７６のなかヘロードされる命令の宛先フィールドにより
指示されたレジスタからデータバス１８上に供給される
。
ここまでは、制御装置３０は、命令カウンタ３２をイン
クレメントすることによりＲＩＳＣ命令を取出し、レジ
スタファイル７４のなかで演算されるべきレジスタを選
択し且つそれらを源及び宛先レジスタ７６．７８のなか
へ記憶することを含めて、ＲＩＳＣ機械のなかで種々の
機能を実行するため命令レジスタ３４の一次（“バイブ
°）レジスタ及び二次レジスタの双方のなかに受信され
た現在の命令を復号し１．またレジスタファイル７４の
なかの選択されたレジスタのなかへ先の命令からのＡＬ
Ｕ出力信号をロードし、もしくはもし復号されたオペラ
ンドがメモリからのロード操作を示すならばデータバス
１８からのオペランドをロードするその機能を実行する
ものとして説明されてきた。
クレメントすることによりＲＩＳＣ命令を取出し、レジ
スタファイル７４のなかで演算されるべきレジスタを選
択し且つそれらを源及び宛先レジスタ７６．７８のなか
へ記憶することを含めて、ＲＩＳＣ機械のなかで種々の
機能を実行するため命令レジスタ３４の一次（“バイブ
°）レジスタ及び二次レジスタの双方のなかに受信され
た現在の命令を復号し１．またレジスタファイル７４の
なかの選択されたレジスタのなかへ先の命令からのＡＬ
Ｕ出力信号をロードし、もしくはもし復号されたオペラ
ンドがメモリからのロード操作を示すならばデータバス
１８からのオペランドをロードするその機能を実行する
ものとして説明されてきた。
説明されるべき次の機能は、マルチプレクサ１２４．１
２６の対を通じてのＡＬＵ１０４への入力の選択である
。第一のマルチプレクサ１２４は第一の入力信号１２８
をＡＬＵ１０４の第一の入力端に与える。第二のマルチ
プレクサ１２６は線１３０上の第二の入力信号１２８を
ＡＬＵ１０４の第二の入力端に与える。これらの入力信
号は各マルチプレクサへのいくつかの異なる入力信号の
なかから選択線１３２．１３４により選択される、選択
線は二次命令レジスタを復号することにより用意され、
またＣＲ２の立ち上がり縁の生起時に存在している。換
言すれば、宛先及び源レジスタ７６．７８が選択された
レジスタでロードされる時、マルチプレクサが選択され
る。もし宛先及び源レジスタ７６．７８がそれらの内容
をＡＬＵ１０４により演算するために選択されるならば
、それらの内容が適当な演算を実行するためＩｊＬ１１
８及び１３５を経てまたそれぞれのマルチプレクサ１２
４．１２６を通じてＡＬＵの適当な入力端に転送される
。制御装置３０は命令コードが二次命令レジスタのなか
に留まる間に命令コードを復号することによりＡＬＵに
より実行されるべき演算を選択する。これは通常ＣＫ３
の立ち上がり縁の少し後に生起する。ＡＬＵは加算、ア
ンド、オア及び排他的オアを含む標準レパートリの演算
を行い得る。いったんマルチプレクサの出力が安定化す
ると、演算は安定な出力を線１００上に与えるべくハー
ドウェア内で安定化される。
２６の対を通じてのＡＬＵ１０４への入力の選択である
。第一のマルチプレクサ１２４は第一の入力信号１２８
をＡＬＵ１０４の第一の入力端に与える。第二のマルチ
プレクサ１２６は線１３０上の第二の入力信号１２８を
ＡＬＵ１０４の第二の入力端に与える。これらの入力信
号は各マルチプレクサへのいくつかの異なる入力信号の
なかから選択線１３２．１３４により選択される、選択
線は二次命令レジスタを復号することにより用意され、
またＣＲ２の立ち上がり縁の生起時に存在している。換
言すれば、宛先及び源レジスタ７６．７８が選択された
レジスタでロードされる時、マルチプレクサが選択され
る。もし宛先及び源レジスタ７６．７８がそれらの内容
をＡＬＵ１０４により演算するために選択されるならば
、それらの内容が適当な演算を実行するためＩｊＬ１１
８及び１３５を経てまたそれぞれのマルチプレクサ１２
４．１２６を通じてＡＬＵの適当な入力端に転送される
。制御装置３０は命令コードが二次命令レジスタのなか
に留まる間に命令コードを復号することによりＡＬＵに
より実行されるべき演算を選択する。これは通常ＣＫ３
の立ち上がり縁の少し後に生起する。ＡＬＵは加算、ア
ンド、オア及び排他的オアを含む標準レパートリの演算
を行い得る。いったんマルチプレクサの出力が安定化す
ると、演算は安定な出力を線１００上に与えるべくハー
ドウェア内で安定化される。
第３図中に示されているＲＩＳＣＩＯに対して、本開示
の現在のレベルで、すなわち本発明の第一の局面と結び
付いて、マルチプレクサ１２４．１２６の各々が唯二つ
の別々の信号に応答する。
の現在のレベルで、すなわち本発明の第一の局面と結び
付いて、マルチプレクサ１２４．１２６の各々が唯二つ
の別々の信号に応答する。
追加的な信号は本発明の第二の局面を説明するため本開
示の他のレベルと結び付いて後で説明される。マルチプ
レクサの他の入力は、開示のＲｒＳＣレベルに対して、
ＲＩＳＣ命令及び命令アドレ、スバスと結び付けられて
いる。こうして、マルチプレクサ１２４は制御装置３０
からの線１２６上の命令信号に応答する。これは、ＲＩ
ＳＣ命令上で演算を実行することが望まれた特定の機械
サイクルの第三の四分の−４４の間にマルチプレクサ１
２４のなかへ転送される命令レジスタ３４の二次レジス
タのなかに留まっている即値データフィールドに一致す
る。しかし、これらは例えば、（命令のなかの）即値デ
ータフィールドよりもむしろデータが操作される通常の
内部演算に比較して大きな間隔をおいている。レジスタ
ーツー−即値命令は後でＲＩＳＣ命令集合と結び付けて
説明される。マルチプレクサ１２６は、開示のこのレベ
ルで、命令アドレスバス１２からのＥＩＳＣ命令アドレ
ス信号にも応答する。このようなアドレスは時々操作さ
れ得る。こうして、制御装置３ｏは、命令コードに従っ
て、ＡＬＵのなかでの演算のためにマルチプレクサ１２
４．１２６を通じてＡＬＵへの入力を選択する。制御装
置３０は、命令コードに従って、ＡＬＵにより入力信号
上で実行されるべき特定の演算をも選択する。演算は、
入力が安定になった後に線１００上に安定な出力信号を
生ずるハード配線による論理回路により実行される。こ
れは通常、機械サイクルの後半の間及び次の機械サイク
ルの第一の四分の−の間に行われる。ＡＬＵの出力は、
第４図（ｋ）の波形１１４の立ち上がり縁１１２に相当
する次の機械サイクルの第二の四分の−の立ち上がり縁
まで意図される宛先のなかヘロードされない、線１００
上のＡＬＵ出力信号に対する宛先はレジスタファイル７
４のなかのレジスタ、命令カウンタ３２又はアキュムレ
ータ１４０であってよい。アキュムレータは、シフト、
乗算及び除算を実行する目的で設けられており、また、
ＡＬＵ演算の後でＡＬＵ出力信号をレジスタファイルに
ロードする場合のように、選択された機械サイクルの間
にＣＫ２の立ち上がり縁でＡＬＵの出力をロードされる
。
示の他のレベルと結び付いて後で説明される。マルチプ
レクサの他の入力は、開示のＲｒＳＣレベルに対して、
ＲＩＳＣ命令及び命令アドレ、スバスと結び付けられて
いる。こうして、マルチプレクサ１２４は制御装置３０
からの線１２６上の命令信号に応答する。これは、ＲＩ
ＳＣ命令上で演算を実行することが望まれた特定の機械
サイクルの第三の四分の−４４の間にマルチプレクサ１
２４のなかへ転送される命令レジスタ３４の二次レジス
タのなかに留まっている即値データフィールドに一致す
る。しかし、これらは例えば、（命令のなかの）即値デ
ータフィールドよりもむしろデータが操作される通常の
内部演算に比較して大きな間隔をおいている。レジスタ
ーツー−即値命令は後でＲＩＳＣ命令集合と結び付けて
説明される。マルチプレクサ１２６は、開示のこのレベ
ルで、命令アドレスバス１２からのＥＩＳＣ命令アドレ
ス信号にも応答する。このようなアドレスは時々操作さ
れ得る。こうして、制御装置３ｏは、命令コードに従っ
て、ＡＬＵのなかでの演算のためにマルチプレクサ１２
４．１２６を通じてＡＬＵへの入力を選択する。制御装
置３０は、命令コードに従って、ＡＬＵにより入力信号
上で実行されるべき特定の演算をも選択する。演算は、
入力が安定になった後に線１００上に安定な出力信号を
生ずるハード配線による論理回路により実行される。こ
れは通常、機械サイクルの後半の間及び次の機械サイク
ルの第一の四分の−の間に行われる。ＡＬＵの出力は、
第４図（ｋ）の波形１１４の立ち上がり縁１１２に相当
する次の機械サイクルの第二の四分の−の立ち上がり縁
まで意図される宛先のなかヘロードされない、線１００
上のＡＬＵ出力信号に対する宛先はレジスタファイル７
４のなかのレジスタ、命令カウンタ３２又はアキュムレ
ータ１４０であってよい。アキュムレータは、シフト、
乗算及び除算を実行する目的で設けられており、また、
ＡＬＵ演算の後でＡＬＵ出力信号をレジスタファイルに
ロードする場合のように、選択された機械サイクルの間
にＣＫ２の立ち上がり縁でＡＬＵの出力をロードされる
。
制御装置３０はシステム受信器を更新し、また例外プロ
グラムフロー（割込み、呼出し、飛越し）をチェックす
る。適当な制御信号がこのような場合に第３図中に示さ
れている種々の機能エンテイテイーに与えられる。
グラムフロー（割込み、呼出し、飛越し）をチェックす
る。適当な制御信号がこのような場合に第３図中に示さ
れている種々の機能エンテイテイーに与えられる。
次に第５図を参照すると、第３図のレジスタファイル７
４が一層詳細に示されている。内部データバス１０２は
内部データバス１０２上の信号と線１００上のＡＬＵ出
力信号との間を選択する第一の３：１マルチプレクサ１
５０及び第二の３：ｌマルチプレクサ１５２に導かれて
いる。線１００は、第５図では、ＡＬＵ出力信号の最上
位の半分を導く信号線ｔｏｏａとその最下位の半分を導
く信号線１００ｂとに分割されている。これらの線１０
０ａ及び１ｏｏｂの各々は第−及び第二のマルチプレク
サ１５０．１５２の双方に導かれている。第３図の制御
装置３０は、どのマルチプレクサ１５０．１５２及びど
の経路１００，１０２がレジスタに信号を与えるかを制
御する。
４が一層詳細に示されている。内部データバス１０２は
内部データバス１０２上の信号と線１００上のＡＬＵ出
力信号との間を選択する第一の３：１マルチプレクサ１
５０及び第二の３：ｌマルチプレクサ１５２に導かれて
いる。線１００は、第５図では、ＡＬＵ出力信号の最上
位の半分を導く信号線ｔｏｏａとその最下位の半分を導
く信号線１００ｂとに分割されている。これらの線１０
０ａ及び１ｏｏｂの各々は第−及び第二のマルチプレク
サ１５０．１５２の双方に導かれている。第３図の制御
装置３０は、どのマルチプレクサ１５０．１５２及びど
の経路１００，１０２がレジスタに信号を与えるかを制
御する。
レジスタフアイル７４自体は２０１１１ｉ１の汎用レジ
スタの群を含んでいる。レジスタファイルは信号線１０
０からのＡＬＵデータもしくは（データバス１８から出
発する）信号線１０２からのオペランドデータをロード
される。ＲｆＳＣ命令はこれらのレジスタ上で演算を実
行する。第５図には、二つの群に分割されたレジスタが
示されており、第一の（１偶数″）群７４ａ （Ｒｏ”
Ｒ＋ ４＆ＡＯ＆Ａ２）は第一のマルチプレクサ１５０
からの線１５４上の出力信号に応答し、また１０個の汎
用レジスタを含んでいる。汎用レジスタ７４ｂの第二の
（１奇数″）群（Ｒ１＝ＲＩｓ ＆Ａ Ｉ ＆Ａ３）は
第二のマルチプレクサ１５２からの線１５６上の第二の
信号に応答する。いずれかの群７４ａ、７４ｂのなかの
レジスタのいずれかがその内容を信号線１６２．１６４
を経て第三のマルチプレクサ１５８又は第四のマルチプ
レクサ１６０に供給し１４る。第三のマルチプレクサ１
５８は出力信号１６６を第３図の宛先レジスタ７６に供
給するための２０＝１マルチプレクサである。第四のマ
ルチプレクサ１６，０は線１６８上の出力信号を第３図
の源レジスタ７８に供給するための２０：１マルチプレ
クサである。
スタの群を含んでいる。レジスタファイルは信号線１０
０からのＡＬＵデータもしくは（データバス１８から出
発する）信号線１０２からのオペランドデータをロード
される。ＲｆＳＣ命令はこれらのレジスタ上で演算を実
行する。第５図には、二つの群に分割されたレジスタが
示されており、第一の（１偶数″）群７４ａ （Ｒｏ”
Ｒ＋ ４＆ＡＯ＆Ａ２）は第一のマルチプレクサ１５０
からの線１５４上の出力信号に応答し、また１０個の汎
用レジスタを含んでいる。汎用レジスタ７４ｂの第二の
（１奇数″）群（Ｒ１＝ＲＩｓ ＆Ａ Ｉ ＆Ａ３）は
第二のマルチプレクサ１５２からの線１５６上の第二の
信号に応答する。いずれかの群７４ａ、７４ｂのなかの
レジスタのいずれかがその内容を信号線１６２．１６４
を経て第三のマルチプレクサ１５８又は第四のマルチプ
レクサ１６０に供給し１４る。第三のマルチプレクサ１
５８は出力信号１６６を第３図の宛先レジスタ７６に供
給するための２０＝１マルチプレクサである。第四のマ
ルチプレクサ１６，０は線１６８上の出力信号を第３図
の源レジスタ７８に供給するための２０：１マルチプレ
クサである。
第３図の実施例では、ＡＬＵは３２ビツトΔＬＵである
が、データ及びデータアドレスバス１８．１６も命令及
び命令アドレスバス１４．１２も１６ビツトである。従
って、第５図の構造に対しては、内部データバス１０２
は１６ビツトであり、ＡＬＬＩ信号出力線１００ａの最
上位の半分の信号も線１００ｂ上の最下位の半分の信号
も１６ビツトである。従って、マルチプレクサ出力線１
５４．１５６も汎用レジスタ７４ａ、７４ｂの全ても１
６ビツトである。２０：１マルチプレクサ１５８．１６
０の各々は３２ビツト語を構成し、最上位の半分は群７
４ｂ、のなかの１０個のレジスタの一つから取られ、ま
た最下位の半分は群７４ａもしくは７４ｂのなかのレジ
スタのいずれが一つから取られる。こうして、宛先及び
源レジスタ出力信号１６６．１６８は３２ビツト語であ
る。
が、データ及びデータアドレスバス１８．１６も命令及
び命令アドレスバス１４．１２も１６ビツトである。従
って、第５図の構造に対しては、内部データバス１０２
は１６ビツトであり、ＡＬＬＩ信号出力線１００ａの最
上位の半分の信号も線１００ｂ上の最下位の半分の信号
も１６ビツトである。従って、マルチプレクサ出力線１
５４．１５６も汎用レジスタ７４ａ、７４ｂの全ても１
６ビツトである。２０：１マルチプレクサ１５８．１６
０の各々は３２ビツト語を構成し、最上位の半分は群７
４ｂ、のなかの１０個のレジスタの一つから取られ、ま
た最下位の半分は群７４ａもしくは７４ｂのなかのレジ
スタのいずれが一つから取られる。こうして、宛先及び
源レジスタ出力信号１６６．１６８は３２ビツト語であ
る。
次に第６図を参照すると、第３図中に示されている源モ
ジュール７８のような源モジュールがブロック図で示さ
れている。線１６８上の信号は３２ビツト信号であり、
線１７６上の上位の１６ビツト及び線１７８上の下位の
半分としてそれぞれ第一の３：ｌマルチプレクサ１８０
及び第二の３：１マルチプレクサ１８２に与えるため点
１７４で二つの１６ビツト語に分割されている０点１８
４で線１６８上の３２ビツト語の最下位の５ビツトは線
１８６を経て、全てのビット演算に対する適当なビット
を選択するビットデコーダ１８８に与えられる（ビット
は変更される）、ピントデコーダ１８８からの３２ビツ
ト語は、それぞれ第−及び第二のマルチプレクサ１８０
．１８２に与えるため、線１９２上の最上位の半分と線
１９４上の最下位の半分とに分割される。第一のマルチ
プレクサ１８０はレジスタファイルの最上位の半分の出
力を選択し、又はビット命令上のビットフィールドを選
択する。それはレジスタファイルのビン）１６出力を符
号拡張する（全て１又は０に強制する）、第二のマルチ
プレクサ１８２はレジスタファイルの最下位の半分の出
力を選択し、又はビット命令上のビットフィールドを選
択する。それはバイトスワップ命令上で下位の８ビツト
及び上位の８ピントをスワップさせる。
ジュール７８のような源モジュールがブロック図で示さ
れている。線１６８上の信号は３２ビツト信号であり、
線１７６上の上位の１６ビツト及び線１７８上の下位の
半分としてそれぞれ第一の３：ｌマルチプレクサ１８０
及び第二の３：１マルチプレクサ１８２に与えるため点
１７４で二つの１６ビツト語に分割されている０点１８
４で線１６８上の３２ビツト語の最下位の５ビツトは線
１８６を経て、全てのビット演算に対する適当なビット
を選択するビットデコーダ１８８に与えられる（ビット
は変更される）、ピントデコーダ１８８からの３２ビツ
ト語は、それぞれ第−及び第二のマルチプレクサ１８０
．１８２に与えるため、線１９２上の最上位の半分と線
１９４上の最下位の半分とに分割される。第一のマルチ
プレクサ１８０はレジスタファイルの最上位の半分の出
力を選択し、又はビット命令上のビットフィールドを選
択する。それはレジスタファイルのビン）１６出力を符
号拡張する（全て１又は０に強制する）、第二のマルチ
プレクサ１８２はレジスタファイルの最下位の半分の出
力を選択し、又はビット命令上のビットフィールドを選
択する。それはバイトスワップ命令上で下位の８ビツト
及び上位の８ピントをスワップさせる。
線１６８ａ上の選択された最上位の半分及び線１６８ｂ
上の選択された最下位の半分は、第１図と結び付けて先
に説明したようにＡＬＵ演算の実行前に導き出された源
データフィールドを保持するのに使用される源レジスタ
７８に与えられる。
上の選択された最下位の半分は、第１図と結び付けて先
に説明したようにＡＬＵ演算の実行前に導き出された源
データフィールドを保持するのに使用される源レジスタ
７８に与えられる。
源はメモリへ又はそれからレジスタをロード又は記憶す
る以前にオペランドアドレスを与えるのにも使用される
。これは第３図に示されており、出力線１１８がバッフ
ァ１２０に導かれており、バッファ１２０がオペランド
アドレス信号を線１６を経てオペランドメモリ空間に与
える。前記のように、出力信号１１Ｂは、もしオペラン
ドアドレス指定機能を実行しないならば、第３図に一層
良く示されているように、ＡＬＵに第一の入力信号１２
８を与えるための命令線１３６とならんで、マルチプレ
クサ１２４に与えられる。
る以前にオペランドアドレスを与えるのにも使用される
。これは第３図に示されており、出力線１１８がバッフ
ァ１２０に導かれており、バッファ１２０がオペランド
アドレス信号を線１６を経てオペランドメモリ空間に与
える。前記のように、出力信号１１Ｂは、もしオペラン
ドアドレス指定機能を実行しないならば、第３図に一層
良く示されているように、ＡＬＵに第一の入力信号１２
８を与えるための命令線１３６とならんで、マルチプレ
クサ１２４に与えられる。
次に第７図を参照すると、第３図中の宛先モジュール７
６と類似の宛先モジュールがブロック図で示されている
。レジスタファイル７４のなかのマルチプレクサ１５８
からの線１６６上の出力信号は、１６及び３２ビツト語
上の各クロック信号上の右シフト、左シフト又はノーシ
フトを許す３２ビツトのシフターマルチプレクサ２００
に与えられる。それは論理的、算術的及び循環的にシフ
トする。シフターマルチプレクサ２００の出力は線２０
２を経て宛先レジスタ２０４に与えられる、このレジス
タはシフターマルチプレクサ２００の導き出された宛先
データフィールド出力を保持するのに使用される一層レ
ジスタとして考えられ得る。宛先レジスタ２０４の出力
は線１３６を経て、線１３０上の第二の入力信号を第３
図のＡＬＵ１０４に与えるためのマルチプレクサ１２６
に与えられる。宛先モジュール７６はメモリにレジスタ
を記憶する以前にオペランドデータを与えるためにも使
用されている。宛先モジュールはクロックあたり１ビツ
トだけ右又は左にシフトされ得るし、またシフト、乗算
及び除算機能を実行するのに使用されている。
６と類似の宛先モジュールがブロック図で示されている
。レジスタファイル７４のなかのマルチプレクサ１５８
からの線１６６上の出力信号は、１６及び３２ビツト語
上の各クロック信号上の右シフト、左シフト又はノーシ
フトを許す３２ビツトのシフターマルチプレクサ２００
に与えられる。それは論理的、算術的及び循環的にシフ
トする。シフターマルチプレクサ２００の出力は線２０
２を経て宛先レジスタ２０４に与えられる、このレジス
タはシフターマルチプレクサ２００の導き出された宛先
データフィールド出力を保持するのに使用される一層レ
ジスタとして考えられ得る。宛先レジスタ２０４の出力
は線１３６を経て、線１３０上の第二の入力信号を第３
図のＡＬＵ１０４に与えるためのマルチプレクサ１２６
に与えられる。宛先モジュール７６はメモリにレジスタ
を記憶する以前にオペランドデータを与えるためにも使
用されている。宛先モジュールはクロックあたり１ビツ
トだけ右又は左にシフトされ得るし、またシフト、乗算
及び除算機能を実行するのに使用されている。
次に第８図を参照すると、第３図中のアキュムレータ１
４０と類似のアキュムレータモジュール２１０がブロッ
ク図で示されている。線１００上のＡＬＵ出力信号は、
線２１８上のアキュムレータレジスタ２１６の出力信号
に応答する２８１マルチプレクサ２１２に与えられる。
４０と類似のアキュムレータモジュール２１０がブロッ
ク図で示されている。線１００上のＡＬＵ出力信号は、
線２１８上のアキュムレータレジスタ２１６の出力信号
に応答する２８１マルチプレクサ２１２に与えられる。
このマルチプレクサは３２ビツトの出力信号を線２２０
を経て、乗算、除算及び６４ビツトシフトのために必要
とされるような右シフト、左シフト又はノーシフトを許
すシフターマルチプレクサ２２２に与える（それは宛先
レジスタと連結されている）、シフターマルチプレクサ
２２２の出力は線２２４を経てアキュムレータレジスタ
２１６に与えられる。
を経て、乗算、除算及び６４ビツトシフトのために必要
とされるような右シフト、左シフト又はノーシフトを許
すシフターマルチプレクサ２２２に与える（それは宛先
レジスタと連結されている）、シフターマルチプレクサ
２２２の出力は線２２４を経てアキュムレータレジスタ
２１６に与えられる。
アキュムレータモジュール２１０は全体としてデータの
一時記憶のためにも使用され得る０乗算及び除算の結果
は宛先モジュール７６及びアキュムレータモジュール１
４０又は２１０のなかで定型化される。
一時記憶のためにも使用され得る０乗算及び除算の結果
は宛先モジュール７６及びアキュムレータモジュール１
４０又は２１０のなかで定型化される。
第３図の信号ブロセフサは１６及び３２ビツト命令を支
持する二つの基本命令フォーマットを有する。命令コー
ド（ｏ ｐ ｃ ｏ ｄ ｅ）は命令の６個の最上位ビ
ットから成っている。第１表には３２命令の命令コード
マトリックスが示されている。
持する二つの基本命令フォーマットを有する。命令コー
ド（ｏ ｐ ｃ ｏ ｄ ｅ）は命令の６個の最上位ビ
ットから成っている。第１表には３２命令の命令コード
マトリックスが示されている。
命令コードの上側の２ビツト及び次に下側の３ピントは
それぞれ、命令が置かれている行及び列を選択する。二
つの命令フォーマントは（１）レジスターツー−レジス
タ（ＲＲ）及び（２）レジスターツー−即値（Ｒ１）で
ある、６ビツト命令コードの最下位ビットは、それによ
り命令が解釈されるべきフォーマットを選択する。３２
命令の各々は第６ビツトに関係して各フォーマットのな
かで実行され得る。
それぞれ、命令が置かれている行及び列を選択する。二
つの命令フォーマントは（１）レジスターツー−レジス
タ（ＲＲ）及び（２）レジスターツー−即値（Ｒ１）で
ある、６ビツト命令コードの最下位ビットは、それによ
り命令が解釈されるべきフォーマットを選択する。３２
命令の各々は第６ビツトに関係して各フォーマットのな
かで実行され得る。
■土嚢
ｏｎ ｏ ｔ ｔｏ
ｔ Ｌｏｏｏ ？１０Ｖ ＡＤＤ
ＡＮＤ ５ＬＬ００１
ＬＲＡＤＤＣＯＲ５ＡＲ０１０ＳＴＲＡｎ
ＸＯＲ５ＣＲ０１１ＣＡＬＬ ＡｏｏｊＪ
ＮＯＴ ＭＵ［，５１００ＭＯＶＣＳＯＢ
ＲＢＲＭＯＶＢｌｏｌ ＩＮＲ５Ｕ
ＢＢ ＳＩＲ５ＷＡＢ１１Ｑ Ｏ
ＴＲＳＢ ＴＲＲＤＩＶｌｌｌ
ＪＣＲＣＭＰ ＬＲＩ ＳτＲ
Ｉレジスターツー−レジスタフォーマットは６ビツトの
命令コード及び二つの５ビツトのレジスタフィールドか
ら成る１６ビツトの命令である。レジスタフィールドは
（１）２０（１１の汎用レジスタ、（２）１０個の汎用
レジスタ対又は（３）１１囚のアキュムレータのいずれ
か一つを選択し得る。
ｔ Ｌｏｏｏ ？１０Ｖ ＡＤＤ
ＡＮＤ ５ＬＬ００１
ＬＲＡＤＤＣＯＲ５ＡＲ０１０ＳＴＲＡｎ
ＸＯＲ５ＣＲ０１１ＣＡＬＬ ＡｏｏｊＪ
ＮＯＴ ＭＵ［，５１００ＭＯＶＣＳＯＢ
ＲＢＲＭＯＶＢｌｏｌ ＩＮＲ５Ｕ
ＢＢ ＳＩＲ５ＷＡＢ１１Ｑ Ｏ
ＴＲＳＢ ＴＲＲＤＩＶｌｌｌ
ＪＣＲＣＭＰ ＬＲＩ ＳτＲ
Ｉレジスターツー−レジスタフォーマットは６ビツトの
命令コード及び二つの５ビツトのレジスタフィールドか
ら成る１６ビツトの命令である。レジスタフィールドは
（１）２０（１１の汎用レジスタ、（２）１０個の汎用
レジスタ対又は（３）１１囚のアキュムレータのいずれ
か一つを選択し得る。
レジスターツー−レジスタ宛先（ＲＤ）及び源フィール
ド（ＲＳ）は第２表に従って選択され得る。
ド（ＲＳ）は第２表に従って選択され得る。
笹ｌ空
第３表には第５図のレジスタファイルの二つの半部に対
して３１１尺される組織が示されている。
して３１１尺される組織が示されている。
第３表
１６ビツト １６ビツト レジスタ対表の左側
の（１６ビツト）列は１０個のレジスタ７４ａに相当し
、表の右側の（１６ビツト）列は１０個のレジスタ７４
ｂに相当する。前記のように、レジスタは３２ビツト語
を形成するため対として作動するように選択され得る。
の（１６ビツト）列は１０個のレジスタ７４ａに相当し
、表の右側の（１６ビツト）列は１０個のレジスタ７４
ｂに相当する。前記のように、レジスタは３２ビツト語
を形成するため対として作動するように選択され得る。
レジスタ対に対する命名は第３表に示されており、また
レジスターツー−レジスタ命令のなかのレジスタフィー
ルドによる選択のために第２表中に反映されている、Ａ
Ｏ〜Ａ３レジスタは一般に中間結果を保持するために使
用される。
レジスターツー−レジスタ命令のなかのレジスタフィー
ルドによる選択のために第２表中に反映されている、Ａ
Ｏ〜Ａ３レジスタは一般に中間結果を保持するために使
用される。
レジスタ即値フォーマントは６ビツトの命令コードと一
つの５ビツトのレジスタアドレスと即値命令を示す５ビ
ツトのコードと１６ビツトのデータフィールドとから成
る３２ビツトの命令である。
つの５ビツトのレジスタアドレスと即値命令を示す５ビ
ツトのコードと１６ビツトのデータフィールドとから成
る３２ビツトの命令である。
レジスタ／アキュムレーターツー−即値フォーマットは
命令コードマトリックスの命令を全て包含する。レジス
タ／アキュムレータフィールドは第２表中に示されてい
るＲＤフィールドとして選択され得る。
命令コードマトリックスの命令を全て包含する。レジス
タ／アキュムレータフィールドは第２表中に示されてい
るＲＤフィールドとして選択され得る。
ＲｆＳＣ命令集合
アドレス レジスタ
影響されるＲＲＭＯＶ ＲＤ、Ｒ９
ＲＤ ＜−−Ｒ５””” ＲＤＲＲＣ，ＲＲＯ
，Ｒ８ＩＦ ｌＬｉ−５ＰＩ ”””
ＲＤ、５ＰτＨεＨ 罠５ ＜−−Ｒｊｉ ÷ １１ ＲＯく−一 〇（罠Ｓｌ＋ ｆｆ （Ｒ５Ｉｓ ！ＩＰ＋ τＨεＮ Ｒ５＜−−＠ｔＲｓｌｔ ＲＲＳＴＲＲＤ、Ｒ９ＩＦ ［ＲｌＩ −ＳＰＩ
軸”” ｉｓ、ｓｐτＨＥＮ 敦Ｓ （−−Ｒ５−１１ Ｒ５＜−−＠ｌＲＤ＋１ １Ｆ （Ｒ９Ｉ−ＳＰ＋ ＨＥＮ Ｒ５＜−−＠（ＲＤｌｔ ＲＲＣＡＬＬ ＲＤ、Ｒ１９ＲＤ ＜−−ＰＣ÷２
６４６６６ ｐｃ、 ５ｐＰＣ（−−Ｒ
９ ＲＲＭＯＶＣＲＤ、Ｒｌｉ ＲＤ ＜−−Ｒ５０
ＰＺＮＯＲＯ，５１４ＲＲＩＮＲＲＯ，Ｒ９ＲＤ （
−−＠１Ｒ５ｌ＋ ”””
ＲＤ、 ５ＰＲＲＯτＲＲＯ，Ｒ５＠律ｓｌ
（＋＋ ＲＤ、 ６
６６６１１ ｇｐＲＲＪＣＲＮ、Ｒ８ＩＦ ＋Ｓ
Ｗ −Ｍ＋ ”命６＆ ｐｃτＨεＮ ＰＣ＜−−ＰＣ＋ Ｒ５Ｉ ＥＬＳε ＰＣ＜−−ＰＣ＋ １１ ＲＲＡＤＤＲＤ、 ＬＩ ＲＤ（−−ＲＯ＋ＲＪ
ｃｐｚｓｖ ＲＤ、
５ｆｌＲＲＡＤＤＣＲＤ、Ｒｌｉ ＲＤ ＜−−
ＲＯ＋ Ｒ８＋ ＣＩ ＣＩ’Ｚｔ４Ｖ
Ｒｏｔ ５ＷＲＲＡＢ ＲＤ、Ｒ５ＲＤ７
−ｏ （−−ＲＤ、、 ＣＰＺＮＶ
ＲＤ、 ａｌｌ＋ＲＳフー０１ ＲＲＡＤＤＵ ＲＤ、Ｒ５ＲＤ ＜−−ＲＤ ＋
Ｒ９ｔ ＣＰＺＮ” Ｒ
Ｄ、５ｋｌＲＲ５ＩＪＢ ＲＤ、Ｒ５ＲＤ ＜−−
ＲＤ ＋ Ｒ１１＋ ｌｔ ＣＰＺＮ
Ｖ ＲＤ、 ＢＨＲＲ５０８８ＲＤ、Ｒ９ＲＤ
＜−−ＲＯ＋ Ｒ８＋ ＣＨＣＰＺＮＶ
ＲＤ、 ５ＷＲＲＣＭＰ ＲＤ、 ｔｔｓ Ｒ
Ｄ ｌ ｔｔｓ＋ ｏｐｚｓ
” ｓｗＲＲＸＯＲＲＤ、Ｒ９ＲＤ （−−ＲＯ
＠ Ｒｊｉ ０ＰＺＮ会
ＲＤ、 ５ＷＲＲＮＯＴ ＲＤ、Ｒ９ＲＤ ＜−
−Ｒ５＋ ＯＰｚＭ
” ＲＤ、 ｌ；ｌ’ＩＲＲＲＢＲＲＤ、Ｒ５
ＲＤ （−−ＲＤ ＡＮＤ ＢＩＴＩＲ５１１−＾
会−” ＲＤＲＲ１ｉＢＲＲＤ、Ｒｌｉ
ＲＤ ＜−−ＲＤ ＡＮＤ Ｒ［ＴｌＲ８１ｙ
会会轟自台 ＲＯＲＲＴＡＲＰ＋ｏ、Ｒ５ＡＬ
ｕ ｃ−−ＲＤ ＡＮＤ ＢＥＴ（Ｒ８＋＋
０ＰＺＮ” ５ＷＲＲＬＲＸ Ｒｏ、ｐｇ
ＲＤ ＜−−ｌＲ９１１“＠＠＊＊ ＲＤ
ＲＲＳＬＲＲＤ、Ｒ５ＲＤ ＜−ＲＤ ５ｌｌＸｆ
Ｔ １３＋１ ０ＰＺＮ＊ ＲＤ、 ５
ＷＲＲＳｋＲＲＤ、Ｒ９ＲＤ （−−ＲＤ ＢＨＸ
ＦＴ ｌＲ５１＋ ０ＰＺＮ” ＲＤ、
５ＷＲＲ！９ＣＲＲＤ、Ｒ９ＲＤ ＜−−ＲＤ
５ｌｌｌ「Ｔ （Ｒ５ＩＩ ０ＰＺｔｌ”
ＲＤ、 ５１ＲＲＭＯＬ！ｉ ＲＤ、Ｒ５ＲＤ
＜−−ＲＤ ＠ Ｒｓｓ °
”Ｖ ＲＤ、 ５ＷＲＲＭＯＶＢ ＲＤ、ｕ
ＲＤ、−ｏ ＜−−Ｒｊｉ、−ｏｌ
””” ＲＤＲＲ５％４＾Ｂ ＲＤ、
ＲｌＩ ＲＤ１５−８ ＜−−Ｒ１，−ｏｊ
＆”” ＲＤＲＤ、、 ＜−−Ｒ
５１５−８４ ＲＲＤＩＶ ＲＤ、Ｒ５ＲＤ ＜−−ＲＤ ／
Ｒ５Ｉ ””Ｖ ＲＤＲＲ
５ＴＲｆ ＲＤ、Ｌｌ ＠ｌＬｉ＋ ＜−−Ｉ
ＲＤＩＩ ””” ｎｏｎ
＠命令集合の詳細な説明 以下に説明されるＲＩＳＣ命令の各々はレジスターツー
−レジスタフォーマットに対して説明される。しかし、
各々が命令コードの第６又は最下位ビットの状態により
指定され得るレジスターツー−即値フォーマットの等個
物を有することは理解されよう。
影響されるＲＲＭＯＶ ＲＤ、Ｒ９
ＲＤ ＜−−Ｒ５””” ＲＤＲＲＣ，ＲＲＯ
，Ｒ８ＩＦ ｌＬｉ−５ＰＩ ”””
ＲＤ、５ＰτＨεＨ 罠５ ＜−−Ｒｊｉ ÷ １１ ＲＯく−一 〇（罠Ｓｌ＋ ｆｆ （Ｒ５Ｉｓ ！ＩＰ＋ τＨεＮ Ｒ５＜−−＠ｔＲｓｌｔ ＲＲＳＴＲＲＤ、Ｒ９ＩＦ ［ＲｌＩ −ＳＰＩ
軸”” ｉｓ、ｓｐτＨＥＮ 敦Ｓ （−−Ｒ５−１１ Ｒ５＜−−＠ｌＲＤ＋１ １Ｆ （Ｒ９Ｉ−ＳＰ＋ ＨＥＮ Ｒ５＜−−＠（ＲＤｌｔ ＲＲＣＡＬＬ ＲＤ、Ｒ１９ＲＤ ＜−−ＰＣ÷２
６４６６６ ｐｃ、 ５ｐＰＣ（−−Ｒ
９ ＲＲＭＯＶＣＲＤ、Ｒｌｉ ＲＤ ＜−−Ｒ５０
ＰＺＮＯＲＯ，５１４ＲＲＩＮＲＲＯ，Ｒ９ＲＤ （
−−＠１Ｒ５ｌ＋ ”””
ＲＤ、 ５ＰＲＲＯτＲＲＯ，Ｒ５＠律ｓｌ
（＋＋ ＲＤ、 ６
６６６１１ ｇｐＲＲＪＣＲＮ、Ｒ８ＩＦ ＋Ｓ
Ｗ −Ｍ＋ ”命６＆ ｐｃτＨεＮ ＰＣ＜−−ＰＣ＋ Ｒ５Ｉ ＥＬＳε ＰＣ＜−−ＰＣ＋ １１ ＲＲＡＤＤＲＤ、 ＬＩ ＲＤ（−−ＲＯ＋ＲＪ
ｃｐｚｓｖ ＲＤ、
５ｆｌＲＲＡＤＤＣＲＤ、Ｒｌｉ ＲＤ ＜−−
ＲＯ＋ Ｒ８＋ ＣＩ ＣＩ’Ｚｔ４Ｖ
Ｒｏｔ ５ＷＲＲＡＢ ＲＤ、Ｒ５ＲＤ７
−ｏ （−−ＲＤ、、 ＣＰＺＮＶ
ＲＤ、 ａｌｌ＋ＲＳフー０１ ＲＲＡＤＤＵ ＲＤ、Ｒ５ＲＤ ＜−−ＲＤ ＋
Ｒ９ｔ ＣＰＺＮ” Ｒ
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ＲＤ ＋ Ｒ１１＋ ｌｔ ＣＰＺＮ
Ｖ ＲＤ、 ＢＨＲＲ５０８８ＲＤ、Ｒ９ＲＤ
＜−−ＲＯ＋ Ｒ８＋ ＣＨＣＰＺＮＶ
ＲＤ、 ５ＷＲＲＣＭＰ ＲＤ、 ｔｔｓ Ｒ
Ｄ ｌ ｔｔｓ＋ ｏｐｚｓ
” ｓｗＲＲＸＯＲＲＤ、Ｒ９ＲＤ （−−ＲＯ
＠ Ｒｊｉ ０ＰＺＮ会
ＲＤ、 ５ＷＲＲＮＯＴ ＲＤ、Ｒ９ＲＤ ＜−
−Ｒ５＋ ＯＰｚＭ
” ＲＤ、 ｌ；ｌ’ＩＲＲＲＢＲＲＤ、Ｒ５
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会−” ＲＤＲＲ１ｉＢＲＲＤ、Ｒｌｉ
ＲＤ ＜−−ＲＤ ＡＮＤ Ｒ［ＴｌＲ８１ｙ
会会轟自台 ＲＯＲＲＴＡＲＰ＋ｏ、Ｒ５ＡＬ
ｕ ｃ−−ＲＤ ＡＮＤ ＢＥＴ（Ｒ８＋＋
０ＰＺＮ” ５ＷＲＲＬＲＸ Ｒｏ、ｐｇ
ＲＤ ＜−−ｌＲ９１１“＠＠＊＊ ＲＤ
ＲＲＳＬＲＲＤ、Ｒ５ＲＤ ＜−ＲＤ ５ｌｌＸｆ
Ｔ １３＋１ ０ＰＺＮ＊ ＲＤ、 ５
ＷＲＲＳｋＲＲＤ、Ｒ９ＲＤ （−−ＲＤ ＢＨＸ
ＦＴ ｌＲ５１＋ ０ＰＺＮ” ＲＤ、
５ＷＲＲ！９ＣＲＲＤ、Ｒ９ＲＤ ＜−−ＲＤ
５ｌｌｌ「Ｔ （Ｒ５ＩＩ ０ＰＺｔｌ”
ＲＤ、 ５１ＲＲＭＯＬ！ｉ ＲＤ、Ｒ５ＲＤ
＜−−ＲＤ ＠ Ｒｓｓ °
”Ｖ ＲＤ、 ５ＷＲＲＭＯＶＢ ＲＤ、ｕ
ＲＤ、−ｏ ＜−−Ｒｊｉ、−ｏｌ
””” ＲＤＲＲ５％４＾Ｂ ＲＤ、
ＲｌＩ ＲＤ１５−８ ＜−−Ｒ１，−ｏｊ
＆”” ＲＤＲＤ、、 ＜−−Ｒ
５１５−８４ ＲＲＤＩＶ ＲＤ、Ｒ５ＲＤ ＜−−ＲＤ ／
Ｒ５Ｉ ””Ｖ ＲＤＲＲ
５ＴＲｆ ＲＤ、Ｌｌ ＠ｌＬｉ＋ ＜−−Ｉ
ＲＤＩＩ ””” ｎｏｎ
＠命令集合の詳細な説明 以下に説明されるＲＩＳＣ命令の各々はレジスターツー
−レジスタフォーマットに対して説明される。しかし、
各々が命令コードの第６又は最下位ビットの状態により
指定され得るレジスターツー−即値フォーマットの等個
物を有することは理解されよう。
移動命令（ＭＯＶ）は源レジスタ（Ｒ３）の内容が宛先
レジスタ（ＲＤ）のなかへ移動されることを許す。
レジスタ（ＲＤ）のなかへ移動されることを許す。
ロードレジスタ命令（ＬＲ）はＲ３によりｔｈ示された
メモリ位置の内容をＲＤへ移動する。もしＲ３がスタッ
クポインタ（Ｓ Ｐ）であれば、ＳＰがロード以前にイ
ンクレメントされる。
メモリ位置の内容をＲＤへ移動する。もしＲ３がスタッ
クポインタ（Ｓ Ｐ）であれば、ＳＰがロード以前にイ
ンクレメントされる。
記憶レジスタ命令（ＳＴＲ）はＲＳにより指示されたメ
モリ位置のなかへＲＤの内容を記憶する、もしＲ３がス
タックポインタ（ＳＰ）であれば、ＳＰがデクレメント
される。
モリ位置のなかへＲＤの内容を記憶する、もしＲ３がス
タックポインタ（ＳＰ）であれば、ＳＰがデクレメント
される。
呼出し命令（ＣＡＬＬ）はＲＤ により指示されたレ
ジスタのなかヘブログラムカウンタの内容＋２をロード
する。ＲＳの内容は次いでプログラムカウンタのなかへ
移動される。
ジスタのなかヘブログラムカウンタの内容＋２をロード
する。ＲＳの内容は次いでプログラムカウンタのなかへ
移動される。
移動及び集合状態命令（ＭＯＶＣ）はＲ３及びＲＤの内
容を移動する。
容を移動する。
入力レジスタ命令（ＩＮＲ）はＩ１０サイクルを規定す
る。Ｒ３により指示されたＩ１０位置の内容をＲＤへ移
動する。他方、もしレジスターツー−即値命令フォーマ
ットがこの命令に対して規定されていれば、内部サイク
ルが指示され、それにより内部Ｉ１０位置がＲＤへ移動
される。これらの内部位置の要約は下記の第４表に示さ
れている０本明細書の現在の部分はＲＩＳＣの説明に向
けられているけれども、ＲＩＳＣＳＣＩＳＣ又は本発明
の第二の局面からＲＩＳＣ又は本発明の第一の局面を記
述的に完全に分離することは往々困難であり、実施例は
双方を組み合わせることは理解されよう。第４表中に開
示される機能の多くばＭＩＬ−３ＴＤ−１７５０により
指定されており、従ってまた本発明の第一の局面に厳密
に関係付けられない、しかし、それらは結合性のために
本明細書にこの点で開示されている。しかし、それらは
その目的で理解されべきである。
る。Ｒ３により指示されたＩ１０位置の内容をＲＤへ移
動する。他方、もしレジスターツー−即値命令フォーマ
ットがこの命令に対して規定されていれば、内部サイク
ルが指示され、それにより内部Ｉ１０位置がＲＤへ移動
される。これらの内部位置の要約は下記の第４表に示さ
れている０本明細書の現在の部分はＲＩＳＣの説明に向
けられているけれども、ＲＩＳＣＳＣＩＳＣ又は本発明
の第二の局面からＲＩＳＣ又は本発明の第一の局面を記
述的に完全に分離することは往々困難であり、実施例は
双方を組み合わせることは理解されよう。第４表中に開
示される機能の多くばＭＩＬ−３ＴＤ−１７５０により
指定されており、従ってまた本発明の第一の局面に厳密
に関係付けられない、しかし、それらは結合性のために
本明細書にこの点で開示されている。しかし、それらは
その目的で理解されべきである。
ｌ１
コマンドフィールド（Ｒ３）
１０、予約されている。
１１、有効アドレス ０ （ＥＡＯ）：ＲＩＳＣアーキ
テクチェアにより実現されないＭＩＬ−５ＴＤ−１７５
０アドレスｉＩ定モード、すなわち直接及び直接を旨標
付け（Ｄ、ＤＸ）アドレス指定モードを実現するために
使用される。ＭＩＬ−３ＴＤ−１７５０命令レジスタ宛
先フイールド（Ｉ ＲＤ）により指示されるレジスタは
パイプレジスタに加えられる。結果は選択されたアキュ
ムレータ（Ａ）のなかに記憶される０ＭＩＬ−３ＴＤ−
１７５０パイプレジスタは次いでＭＩＬ−３ＴＤ−１７
５０プログラムカウンタによりｔ旨示されたメモリ位置
の内容をロードされる。プログラムカウンタはポストイ
ンクレメントされる。
テクチェアにより実現されないＭＩＬ−５ＴＤ−１７５
０アドレスｉＩ定モード、すなわち直接及び直接を旨標
付け（Ｄ、ＤＸ）アドレス指定モードを実現するために
使用される。ＭＩＬ−３ＴＤ−１７５０命令レジスタ宛
先フイールド（Ｉ ＲＤ）により指示されるレジスタは
パイプレジスタに加えられる。結果は選択されたアキュ
ムレータ（Ａ）のなかに記憶される０ＭＩＬ−３ＴＤ−
１７５０パイプレジスタは次いでＭＩＬ−３ＴＤ−１７
５０プログラムカウンタによりｔ旨示されたメモリ位置
の内容をロードされる。プログラムカウンタはポストイ
ンクレメントされる。
１２、有効アドレス １ （ＥＡＩ）：ＲＩＳＣアー
キテクチュアにより実現されないＭＩＬ−Ｓ’ｒＤ−１
７５０アドレスを旨定モード、すなわち基底相対（Ｂ）
アドレス指定モードを実現するために使用される。ＭＩ
Ｌ−３ＴＤ−１７５０命令レジスタ基底フイールド（Ｉ
ＲＢ）により指示されるレジスタは命令レジスタ（！Ｒ
）の下位８ビツトに加えられる。結果はＡのなかに記憶
される。
キテクチュアにより実現されないＭＩＬ−Ｓ’ｒＤ−１
７５０アドレスを旨定モード、すなわち基底相対（Ｂ）
アドレス指定モードを実現するために使用される。ＭＩ
Ｌ−３ＴＤ−１７５０命令レジスタ基底フイールド（Ｉ
ＲＢ）により指示されるレジスタは命令レジスタ（！Ｒ
）の下位８ビツトに加えられる。結果はＡのなかに記憶
される。
１３、有効アドレス ２ （ＥＡ２）：ＲＩＳＣアー
キテクチュアにより実現されないＭＩＬ−３ＴＤ−１７
５０アドレス指定モード、すなわち基底付き指標付き（
Ｂ Ｘ）アドレス指定モードを実現するために使用され
る。ＭＩＬ−ＳＴＤ−１７５０命令レジスタ基底フイー
ルド（ＩＲＢ）により指示されるレジスタはＩＲＤフィ
ールドにより指定されたレジスタに加えられる。結果は
へのなかに記憶される。 。
キテクチュアにより実現されないＭＩＬ−３ＴＤ−１７
５０アドレス指定モード、すなわち基底付き指標付き（
Ｂ Ｘ）アドレス指定モードを実現するために使用され
る。ＭＩＬ−ＳＴＤ−１７５０命令レジスタ基底フイー
ルド（ＩＲＢ）により指示されるレジスタはＩＲＤフィ
ールドにより指定されたレジスタに加えられる。結果は
へのなかに記憶される。 。
１４、保留割込み（ＰＩ）を読む：ＭＩＬ−ＳＴＤ−１
７５０によりｔ旨令されるが、ＲＩＳＣもしくはＣｌ５
Ｃエミユレーシヨンモードで使用される。保留割込みレ
ジスタ（Ｐｌ）の内容がＡのなかに記憶される。
７５０によりｔ旨令されるが、ＲＩＳＣもしくはＣｌ５
Ｃエミユレーシヨンモードで使用される。保留割込みレ
ジスタ（Ｐｌ）の内容がＡのなかに記憶される。
１５、マスクレジスタ（ＭＫ）を読む：ＭＩＬ−５ＴＤ
−１７５０によりＦ旨令されるが、ＲＩＳＣもしくはＣ
ｌ５Ｃエミユレーシツンモードで使用される。マスクレ
ジスタ（ＭＫ）の内容がＡのなかに記憶される。
−１７５０によりＦ旨令されるが、ＲＩＳＣもしくはＣ
ｌ５Ｃエミユレーシツンモードで使用される。マスクレ
ジスタ（ＭＫ）の内容がＡのなかに記憶される。
１６、故障レジスタ（ＦＴ）を読む：ＭＩＬ−３ＴＤｉ
７５０によりｔ旨令されるが、ＲＩＳＣもしくはＣｌ５
Ｃエミユレーシヨンモードで使用される。故障レジスタ
（ＦＴ）の内容がＡのなかに記憶される。
７５０によりｔ旨令されるが、ＲＩＳＣもしくはＣｌ５
Ｃエミユレーシヨンモードで使用される。故障レジスタ
（ＦＴ）の内容がＡのなかに記憶される。
１７、状！３語（ＳＷ）を読む： Ｍ Ｉ Ｌ −５Ｔ
Ｄ−１７５０モードに対して飲み使用される。ＭＩＬ−
３ＴＤ−１７５０状態語レジスク（ＳＷ）の内容がへの
なかに記憶される。
Ｄ−１７５０モードに対して飲み使用される。ＭＩＬ−
３ＴＤ−１７５０状態語レジスク（ＳＷ）の内容がへの
なかに記憶される。
１日、命令レジスタ源フィールド（ＩＲ３）を読む：Ｍ
ＩＬ−３ＴＤ−１７５０プログラムレジスタ２３０の４
ビツトＩＲＳフイールドがＡのなかに記憶される。
ＩＬ−３ＴＤ−１７５０プログラムレジスタ２３０の４
ビツトＩＲＳフイールドがＡのなかに記憶される。
１９．１ＲＤフイールド（ＩＲＤ）を読む：ＭＩＬ−３
ＴＤ−１７５０プログラムレジスタ２３０のなかの４と
ットＩＲＤフィールドがＡのなかに記憶される。
ＴＤ−１７５０プログラムレジスタ２３０のなかの４と
ットＩＲＤフィールドがＡのなかに記憶される。
ＬＡ、予約されている。
１Ｂ、予約されている。
ＩＣ，プログラムカウンタ（Ｐ Ｃ）を読む：ＭＩＬ−
５ＴＤ−１７５０プログラムカウンタ２３４の内容がＡ
のなかに記憶される。
５ＴＤ−１７５０プログラムカウンタ２３４の内容がＡ
のなかに記憶される。
ＩＤ、ＭＩＬ−５ＴＤ−１７５０命令パイプレジスタ（
ＰＩＰＥ）を読む：ＭＩＬ−３ＴＤ−１７５０命令パイ
プレジスタ２３２内容がＡのなかに記憶される。このパ
イプレジスタは次いでＭｌＬ−５ＴＤ−１７５０プログ
ラムカウンタにより指示されたメモリ位置の内容をロー
ドされる。プログラムカウンタはポストインクレメント
される。
ＰＩＰＥ）を読む：ＭＩＬ−３ＴＤ−１７５０命令パイ
プレジスタ２３２内容がＡのなかに記憶される。このパ
イプレジスタは次いでＭｌＬ−５ＴＤ−１７５０プログ
ラムカウンタにより指示されたメモリ位置の内容をロー
ドされる。プログラムカウンタはポストインクレメント
される。
ＩＢ、プログラムカウンタ相対的（ＰＣＲＩＥＬ）を読
む：ＭＩＬ−３ＴＤ−１７５０命令レジスク２３０のな
かの８ビツトフイールドを取り、それをＭＩＬ−ＳＴＤ
−１７５０プログラムカウンタ２３４に加える。結果は
Ａのなかに記憶される。
む：ＭＩＬ−３ＴＤ−１７５０命令レジスク２３０のな
かの８ビツトフイールドを取り、それをＭＩＬ−ＳＴＤ
−１７５０プログラムカウンタ２３４に加える。結果は
Ａのなかに記憶される。
ＩＦ、予約されている。
出力レジスタ命令（ＯＴＲ）はＲ３により指示されたＩ
１０位置のなかへＲＤの内容を記憶する、これはＩ１０
サイクルに相当する。しかし、もしレジスターツー−即
値命令フォーマットがこの命令に対して指示されるなら
ば、内部サイクルが指示され、それにより内部Ｉ１０位
置がＲＤへ移動される。これらの内部Ｉ１０位置の要約
は下記の第５表に示されている。
１０位置のなかへＲＤの内容を記憶する、これはＩ１０
サイクルに相当する。しかし、もしレジスターツー−即
値命令フォーマットがこの命令に対して指示されるなら
ば、内部サイクルが指示され、それにより内部Ｉ１０位
置がＲＤへ移動される。これらの内部Ｉ１０位置の要約
は下記の第５表に示されている。
四１
１０ ＩＲＬ（ｌ 命令レジ
スタをロードＩｃ ＣＣ０ＦＦ
条件ヨードをディユエーブ、。
スタをロードＩｃ ＣＣ０ＦＦ
条件ヨードをディユエーブ、。
１ｒＲＰｆ 保誂嚇をリセット１０、故障レ
ジスタをクリア（ＣＬＦＴ） ：１セＩＳＣもしくは
ＭＩＬ−３ＴＤ−１７５０エミエレーシツンモードで使
用し得る。１６ビツトの故障レジスタの内容が０にリセ
ットされる。
ジスタをクリア（ＣＬＦＴ） ：１セＩＳＣもしくは
ＭＩＬ−３ＴＤ−１７５０エミエレーシツンモードで使
用し得る。１６ビツトの故障レジスタの内容が０にリセ
ットされる。
１１、プログラムカウンタをロード（ＰＣＬ）：ＭＩＬ
−３ＴＤ−１７５０プログラムカウンタ２３４がＡの内
容をロードされる。
−３ＴＤ−１７５０プログラムカウンタ２３４がＡの内
容をロードされる。
１２、割込みをイネーブル（ＥＮＢＬ）：ＭＩＬ−３Ｔ
Ｄ−１７５０により指令されるが、ＲＩＳＣもしくはＣ
ｌ５Ｃエミユレーシヨンモードで使用される。このコマ
ンドはマスクアウトされていない全ての割込みをイネー
ブルする。
Ｄ−１７５０により指令されるが、ＲＩＳＣもしくはＣ
ｌ５Ｃエミユレーシヨンモードで使用される。このコマ
ンドはマスクアウトされていない全ての割込みをイネー
ブルする。
１３、割込みをディスエーブル（ＤＳＢＬ）：ＭＩＬ−
３ＴＤ−１７５０により指令されるが、ＲＩＳＣもしく
はＣｌ５Ｃエミユレーシヨンモードで使用される。この
コマンドはＤＳＢＬ命令の実行の開始時に（ディスエー
ブルされ得ないように定義されているものを例外として
）全ての割込みをイネーブルする。一般にＩＮＴＯ−電
源喪失、ｌＮＴｌ−機械エラー、及びＩＮＴ５−実行呼
出しがディスエーブルされ得ない唯三つの割込みである
。
３ＴＤ−１７５０により指令されるが、ＲＩＳＣもしく
はＣｌ５Ｃエミユレーシヨンモードで使用される。この
コマンドはＤＳＢＬ命令の実行の開始時に（ディスエー
ブルされ得ないように定義されているものを例外として
）全ての割込みをイネーブルする。一般にＩＮＴＯ−電
源喪失、ｌＮＴｌ−機械エラー、及びＩＮＴ５−実行呼
出しがディスエーブルされ得ない唯三つの割込みである
。
１４、保留割込みレジスタをセント（ＳＰＩ）：ＭＩＬ
−３ＴＤ−１７５０により指令されるが、ＲＪＳＣもし
くはＣｌ５Ｃエミユレーシヨンモードで使用される。こ
のコマンドはＡの１６ビツトの内容を保留割込みレジス
タへ出力する。もし割込みマスクの対応するピント位置
に“１”が存在すし、（ＰＩ及びＭＫの双方のなかの同
一のビット集合）、且つ割込みがイネーブルされれば、
割込みは次の命令の実行の後に生起する。
−３ＴＤ−１７５０により指令されるが、ＲＪＳＣもし
くはＣｌ５Ｃエミユレーシヨンモードで使用される。こ
のコマンドはＡの１６ビツトの内容を保留割込みレジス
タへ出力する。もし割込みマスクの対応するピント位置
に“１”が存在すし、（ＰＩ及びＭＫの双方のなかの同
一のビット集合）、且つ割込みがイネーブルされれば、
割込みは次の命令の実行の後に生起する。
１５、割込みマスクレジスタをセット（ＳＭＫ）：ＭＩ
Ｌ−３ＴＤ−１７５０によりｔ旨令されるが、ＲＩＳＣ
もしくはＣｌ５Ｃエミユレーシヨンモードで使用される
。このコマンドはへの内容を割込みマスクレジスタへ転
送する。対応するビット位置の“ｌ”は割込みの生起を
許し、また“０”は、マスクされ得ないものとして定義
されているものを例外として、割込みの生起を阻止する
。
Ｌ−３ＴＤ−１７５０によりｔ旨令されるが、ＲＩＳＣ
もしくはＣｌ５Ｃエミユレーシヨンモードで使用される
。このコマンドはへの内容を割込みマスクレジスタへ転
送する。対応するビット位置の“ｌ”は割込みの生起を
許し、また“０”は、マスクされ得ないものとして定義
されているものを例外として、割込みの生起を阻止する
。
一般にＩＮＴＯ−電源喪失、ｌＮＴｌ−機械エラー、及
びＩＮＴ５−実行呼出しがディスエーブルされ得ない唯
三つの割込みである。
びＩＮＴ５−実行呼出しがディスエーブルされ得ない唯
三つの割込みである。
１６、故障レジスタをセント （ＳＦＴ）：ＭＩＬ−Ｓ
Ｔ、Ｄ−１７５０により指令されるが、Ｒ１５Ｃもしく
はＣｌ５Ｃエミユレーシヨンモードで使用される。故障
レジスタ（ＦＴ）の内容はＡの内容をロードされる。“
１″のビット値は特定の故障をセットする。故障レジス
タの必要条件に対するセクション４を参照。
Ｔ、Ｄ−１７５０により指令されるが、Ｒ１５Ｃもしく
はＣｌ５Ｃエミユレーシヨンモードで使用される。故障
レジスタ（ＦＴ）の内容はＡの内容をロードされる。“
１″のビット値は特定の故障をセットする。故障レジス
タの必要条件に対するセクション４を参照。
！？、状態語をセット（ＳＳＷ）：ＭＩＬ−３ＴＤ−１
７５０状態語（ＳＷ）がＡの内容をロードされる。
７５０状態語（ＳＷ）がＡの内容をロードされる。
１Ｂ、Ｉｎ２（命令レジスタ源フィールド）フィールド
をロード（ＩＩ？Ｓ）：ＭＩＬ−５ＴＤ−１７５０命令
レジスタ２３０の４ビツトのＩＲＳフィールドがＡのビ
ット５〜８をロードされる。
をロード（ＩＩ？Ｓ）：ＭＩＬ−５ＴＤ−１７５０命令
レジスタ２３０の４ビツトのＩＲＳフィールドがＡのビ
ット５〜８をロードされる。
１９．１ＲＤ（命令レジスタ宛先フィールド）フィール
ドをロード（ＩＲＤ）：ＭＩＬ−３ＴＤ−１７５０命令
レジスタ２３０の４ピントのＩＲＤフィールドがへのビ
ット１〜４（ビットｌはＬＳＢ）をロードされる。
ドをロード（ＩＲＤ）：ＭＩＬ−３ＴＤ−１７５０命令
レジスタ２３０の４ピントのＩＲＤフィールドがへのビ
ット１〜４（ビットｌはＬＳＢ）をロードされる。
ＩＡ、ＩＲＳフィールドをインクレメント （ＩＮＣ３
）：ＭＩＬ−３ＴＤ−１７５０のＰＲ２３０のなかの４
ピントのＩＲＳフィールドがインクレメントされる。
）：ＭＩＬ−３ＴＤ−１７５０のＰＲ２３０のなかの４
ピントのＩＲＳフィールドがインクレメントされる。
１Ｂ、ＩＲＤフィールドをインクレメント （■ＮＣＤ
）：ＭＩＬ−３ＴＤ−１７５０（７）ＰＲ２３０のなか
の４ビツトのＩＲＤフィールドがインクレメントされる
。
）：ＭＩＬ−３ＴＤ−１７５０（７）ＰＲ２３０のなか
の４ビツトのＩＲＤフィールドがインクレメントされる
。
ＩＣ，命令レジスタをロード（ＩＲＬ）：ＭＩＬ−ＳＴ
Ｄ−１７５０のプログラムレジスタ２３０がパイプレジ
スタ２３２の内容をロードされる、ＲＩＳＣプログラム
フローが（もし割込みが保留中であれば）割込みベクト
ルに、もしくは（ＭＩＬ−ＳＴＤ−１７５０ｃ７）ＰＲ
２３０（７）上位８ピントにより規定される）マツプベ
クトルに転送される。ＭＩＬ−３ＴＤ−１７５０（７）
パイプレジスタ２３０が次ｔ、ＮでＭＩＬ−３ＴＤ−１
７５０（７）プログラムカウンタ２３４により指示され
たメモリ位置の内容をロードされる。プログラムカウン
タが２３４ボスト−インクレメントされる０条件付き状
態フィールドがイネーブルされる。
Ｄ−１７５０のプログラムレジスタ２３０がパイプレジ
スタ２３２の内容をロードされる、ＲＩＳＣプログラム
フローが（もし割込みが保留中であれば）割込みベクト
ルに、もしくは（ＭＩＬ−ＳＴＤ−１７５０ｃ７）ＰＲ
２３０（７）上位８ピントにより規定される）マツプベ
クトルに転送される。ＭＩＬ−３ＴＤ−１７５０（７）
パイプレジスタ２３０が次ｔ、ＮでＭＩＬ−３ＴＤ−１
７５０（７）プログラムカウンタ２３４により指示され
たメモリ位置の内容をロードされる。プログラムカウン
タが２３４ボスト−インクレメントされる０条件付き状
態フィールドがイネーブルされる。
ＩＤ、命令レジスタをロード（ＩＲＬＤ）：ＭＩＬ−３
ＴＤ−１７５０のプログラムレジスタ２３０がパイプレ
ジスタ２３２の内容をロードされる。ＲＩＳＣプログラ
ム７ａ−が（ＭＩＬ−３ＴＤ−１７５０のＰＲ２３０の
上位８ビツトにより規定される）マツプベクトルに転送
される。ＭＩＬ−３ＴＤ−１７５０のパイプレジスタ２
３０が次いでＭＩＬ−３ＴＤ−１７５０のプログラムカ
ウンタ２３４により１Ｍ示されたメモリ位置の内容をロ
ードされる。プログラムカウンタ２３４がボスト−イン
クレメントされる０条件付き状態フィールドがイネーブ
ルされる。
ＴＤ−１７５０のプログラムレジスタ２３０がパイプレ
ジスタ２３２の内容をロードされる。ＲＩＳＣプログラ
ム７ａ−が（ＭＩＬ−３ＴＤ−１７５０のＰＲ２３０の
上位８ビツトにより規定される）マツプベクトルに転送
される。ＭＩＬ−３ＴＤ−１７５０のパイプレジスタ２
３０が次いでＭＩＬ−３ＴＤ−１７５０のプログラムカ
ウンタ２３４により１Ｍ示されたメモリ位置の内容をロ
ードされる。プログラムカウンタ２３４がボスト−イン
クレメントされる０条件付き状態フィールドがイネーブ
ルされる。
ＩＥ、条件コードをディスエーブル（ＣＧＯＦＦ）：Ｍ
ＩＬ−３ＴＤ−１７５０の状態語（ＳＷ）の条件付き状
態フィールドが、変更され得ないように、ディスエーブ
ルされる。
ＩＬ−３ＴＤ−１７５０の状態語（ＳＷ）の条件付き状
態フィールドが、変更され得ないように、ディスエーブ
ルされる。
１Ｆ、保留割込みをリセット（ＲＰＩ）？ＭＩＬ−５Ｔ
Ｄ−１７５０により指令されるが、ＲＩＳＣもしくはＣ
ｌ５Ｃエミユレーシヨンモードで使用される。Ａのなか
のセントされた各ビットに対して、その対応する割込み
ビットがリセットされる。
Ｄ−１７５０により指令されるが、ＲＩＳＣもしくはＣ
ｌ５Ｃエミユレーシヨンモードで使用される。Ａのなか
のセントされた各ビットに対して、その対応する割込み
ビットがリセットされる。
飛越し一条件付きレジスタ命令（ＪＣＲ）は条件付き飛
越し命令であり、もしＣＣフィールドに対応する論理“
１″パターンがＣＣフィールドとＣＳフィールドとのピ
ント−フォア−ビットのアンド演算の結果であるならば
、即値フィールドがプログラムカウンタに加算される。
越し命令であり、もしＣＣフィールドに対応する論理“
１″パターンがＣＣフィールドとＣＳフィールドとのピ
ント−フォア−ビットのアンド演算の結果であるならば
、即値フィールドがプログラムカウンタに加算される。
５ビツトの条件状態フィールドは参照符号“ＶＣＰＺＮ
”を付されており、ここでＶはあふれ、Ｃは１行上げ、
Ｐは正、Ｚは０、Ｎは負を意味する。それらはＡＬＵに
よりセット又はリセットされる。ＣＣフィールドはＲＩ
ＳＣ命令レジスタ３４のＲＳフィールドである０種々の
ＣＣコマンドが第６表に示されている。
”を付されており、ここでＶはあふれ、Ｃは１行上げ、
Ｐは正、Ｚは０、Ｎは負を意味する。それらはＡＬＵに
よりセット又はリセットされる。ＣＣフィールドはＲＩ
ＳＣ命令レジスタ３４のＲＳフィールドである０種々の
ＣＣコマンドが第６表に示されている。
毛旦二
ＣＣフィールド 飛越し条ＰＦ
簡略記号Ｎｏｐ ６６１１ １１１１１ かθ豪子字
会・身加算
レジスタ命令（Ａ Ｄ Ｄ）はＲＳの内容をＲＤの内容
に加える。結果はＲＤのなかに記憶される。あふれ条件
は、もしオペランドが同一の符号を有し且つ結果が反対
の符号を有するならば、生起する。
簡略記号Ｎｏｐ ６６１１ １１１１１ かθ豪子字
会・身加算
レジスタ命令（Ａ Ｄ Ｄ）はＲＳの内容をＲＤの内容
に加える。結果はＲＤのなかに記憶される。あふれ条件
は、もしオペランドが同一の符号を有し且つ結果が反対
の符号を有するならば、生起する。
桁上げ付き加算レジスタ命令（ＡＤＤＣ）はＲ３の内容
をＲＤの内容に加える。結果は、もし桁上げフラッグが
セットされているならば、インクレメントされる。結果
はＲＤのなかに記憶される、あふれ条件は、もしオペラ
ンドが同一の符号を有し且つ結果が反対の符号を有する
ならば、生起する。
をＲＤの内容に加える。結果は、もし桁上げフラッグが
セットされているならば、インクレメントされる。結果
はＲＤのなかに記憶される、あふれ条件は、もしオペラ
ンドが同一の符号を有し且つ結果が反対の符号を有する
ならば、生起する。
加算バイト命令（ＡＢ）はＲ３の下位バイト内容をＲＤ
の下位バイト内容に加える。バイト結果はＲＤの下位バ
イトのなかに記憶される。あふれ条件は、もしバイトオ
ペランドが同一の符号を有し且つバイト結果が反対の符
号を有するならば、生起する。
の下位バイト内容に加える。バイト結果はＲＤの下位バ
イトのなかに記憶される。あふれ条件は、もしバイトオ
ペランドが同一の符号を有し且つバイト結果が反対の符
号を有するならば、生起する。
加算レジスタ無符号命令（Ａ Ｄ Ｄ Ｕ）はＲＳの内
容をＲＤの内容に加える。結果はＲＤのなかに記憶され
る。あふれ条件は影響されない。
容をＲＤの内容に加える。結果はＲＤのなかに記憶され
る。あふれ条件は影響されない。
減算レジスタ命令（ＳＵＢ）はＲ３の内容をＲＤの内容
から差し引く、結果はＲＤのなかに記憶される。あふれ
条件は、もしオペランドが反対の符号を有し且つ結果が
Ｒ３と同一の符号を有するならば、生起する。
から差し引く、結果はＲＤのなかに記憶される。あふれ
条件は、もしオペランドが反対の符号を有し且つ結果が
Ｒ３と同一の符号を有するならば、生起する。
借り付き減算レジスタ命令（ＳＵＢＢ）はＲ３の内容を
ＲＤの内容から差し引く、結果は、もし桁上げフラッグ
がクリアされているならば、デクレメントされる。結果
はＲＤのなかに記憶される。あふれ条件は、もしオペラ
ンドが反対の符号を有し且つ結果がＲ３と同一の符号を
有するならば、生起する。
ＲＤの内容から差し引く、結果は、もし桁上げフラッグ
がクリアされているならば、デクレメントされる。結果
はＲＤのなかに記憶される。あふれ条件は、もしオペラ
ンドが反対の符号を有し且つ結果がＲ３と同一の符号を
有するならば、生起する。
減算バイト命令（ＳＢ）はＲ３の下位バイト内容をＲＤ
の下位バイト内容から差し引く、バイト結果はＲＤの下
位バイトのなかに記憶される。あふれ条件は、もしバイ
トオペランドが反対の符号を有し且つバイト結果がＲ３
と同一の符号を有するならば、生起する。
の下位バイト内容から差し引く、バイト結果はＲＤの下
位バイトのなかに記憶される。あふれ条件は、もしバイ
トオペランドが反対の符号を有し且つバイト結果がＲ３
と同一の符号を有するならば、生起する。
比較レジスタ命令（ＣＭＰ）はＲＳの内容をＲＤの内容
と比較す°る。もしＲＤがＲ８よりも大きいならば、Ｐ
条件コードがセントされる。もしＲＤ＝Ｒ３であれば、
２条件コードがセットされる、もしＲＤがＲＳよりも小
さいならば、Ｐ条件コードがセントされる。
と比較す°る。もしＲＤがＲ８よりも大きいならば、Ｐ
条件コードがセントされる。もしＲＤ＝Ｒ３であれば、
２条件コードがセットされる、もしＲＤがＲＳよりも小
さいならば、Ｐ条件コードがセントされる。
論理アンドレジスタ命令（ＡＮＤ）はＲ３の内容とＲＤ
の内容とのアンド演算をする。結果はＲＤのなかに記憶
される。
の内容とのアンド演算をする。結果はＲＤのなかに記憶
される。
論理オアレジスタ命令（ＯＲ）はＲ３の内容とＲＤの内
容とのオア演算をする。結果はＲＤのなかに記憶される
。
容とのオア演算をする。結果はＲＤのなかに記憶される
。
論理排他的オアレジスタ命令（ＸＯＲ）はＲ３の内容と
ＲＤの内容との排他的オア演算をする。
ＲＤの内容との排他的オア演算をする。
結果はＲＤのなかに記憶される。
論理否定レジスタ命令（ＮＯＴ）はＲＳの内容の１の補
数をＲＤのなかに記憶する。
数をＲＤのなかに記憶する。
レジスタ内ビットリセット命令（ＲＢＲ）は、Ｒ３のな
かの値に従ってリセット（クリア）されるべきＲＤのな
かのビットを選択する。下記の第７表には、Ｒ８のなか
の値とＲＤのなかでクリアされるビットとの関係が示さ
れている。ＲＳのなかの最下位５ビツトが、クリアされ
るべきビットを決定するのに使用される。他のビット値
は重要でない。
かの値に従ってリセット（クリア）されるべきＲＤのな
かのビットを選択する。下記の第７表には、Ｒ８のなか
の値とＲＤのなかでクリアされるビットとの関係が示さ
れている。ＲＳのなかの最下位５ビツトが、クリアされ
るべきビットを決定するのに使用される。他のビット値
は重要でない。
第７表
レジスタ内ビットセット命令（Ｓ Ｂ Ｒ）は、Ｒ５の
なかの値に従ってセットされるべきＲＤのなかのビット
を選択する。下記の第８表には、ＲＳのなかの値とＲＤ
のなかでセントされるビットとの関係が示されている。
なかの値に従ってセットされるべきＲＤのなかのビット
を選択する。下記の第８表には、ＲＳのなかの値とＲＤ
のなかでセントされるビットとの関係が示されている。
Ｒ３のなかの最下位５ビツトが、セットされるべきビッ
トを決定するのに使用される。伯のビット値は重要でな
い。
トを決定するのに使用される。伯のビット値は重要でな
い。
笹旦衣
レジスタ内ビットテスト命令（ＴＢＲ）は、Ｒ３のなか
の値に従ってテストされるべきＲＤのなかのビットを選
択する。下記の第９表には、Ｒ３のなかの値とＲＤのな
かでテストされるビットとの関係が示されている。Ｒ３
のなかの最下位５ビツトが、テストされるべきビットを
決定するのに使用される。他のビット値は重要でない、
もしテストされるべきビットが０であれば、状態語のな
かの２ビットがセットされる。
の値に従ってテストされるべきＲＤのなかのビットを選
択する。下記の第９表には、Ｒ３のなかの値とＲＤのな
かでテストされるビットとの関係が示されている。Ｒ３
のなかの最下位５ビツトが、テストされるべきビットを
決定するのに使用される。他のビット値は重要でない、
もしテストされるべきビットが０であれば、状態語のな
かの２ビットがセットされる。
但旦老
ロード命令レジスタ命令（ＬＲＩ）はＲＳにより指示さ
れた命令メモリ位置の内容をＲＤのなかに記憶する。
れた命令メモリ位置の内容をＲＤのなかに記憶する。
シフト論理レジスタ命令（Ｓ Ｌ Ｒ）はＲＳの内容に
より選択されたビットの数だけＲＤの内容を論理的にシ
フトする。Ｒ３の下位５ビツトがシフｊ・カウント及び
方向を選択する。従って、シフト操作のために、可能な
シフトの最大数は３２である。Ｒ３の６ビツトは通常又
は拡張シフトを選択する。それがＲ３のビット１６と反
対の符号である時、拡張シフトモードが選択される。拡
張シフトモードでは、一時レジスタ（ＴＡ）はシフトさ
れるべき値の上位３２ビツトを含み、またレジスタ対Ｒ
Ｄは下位３２ビツトを含む、拡張シフトを使用して、６
４ビツトがシフトされ得るが、命令あたりは３２回のみ
である。下記の第１０表には、実行すべきシフトの方向
及び数を決定する時にＲ３の値をどのように選択するか
が示されている。
より選択されたビットの数だけＲＤの内容を論理的にシ
フトする。Ｒ３の下位５ビツトがシフｊ・カウント及び
方向を選択する。従って、シフト操作のために、可能な
シフトの最大数は３２である。Ｒ３の６ビツトは通常又
は拡張シフトを選択する。それがＲ３のビット１６と反
対の符号である時、拡張シフトモードが選択される。拡
張シフトモードでは、一時レジスタ（ＴＡ）はシフトさ
れるべき値の上位３２ビツトを含み、またレジスタ対Ｒ
Ｄは下位３２ビツトを含む、拡張シフトを使用して、６
４ビツトがシフトされ得るが、命令あたりは３２回のみ
である。下記の第１０表には、実行すべきシフトの方向
及び数を決定する時にＲ３の値をどのように選択するか
が示されている。
第１θ表
シフト算術レジスタ命令（ＳＡｒ２）はＲ３の内容によ
り選択されたビットの数だけＲＤの内容を算術的にシフ
トする。もしＲＤの符号が左シフトの間に変化すれば、
あぶれが生起する。ＲＳの下位５ビツトはシフトカウン
ト及び方向を選択する、従って、シフト操作のために、
可能なシフトの最大数は３２である。ＲＳの６ビツトは
通常又は拡張シフトを選択する。それがＲ３のビット１
６と反対の符号である時、拡張シフトモードが選択され
る。拡張シフトモードでは、一時レジスタ（ＴＡ）はシ
フトされるべき値の上位３２ビツトを含み、またレジス
タ対ＲＤは下位３２ビツトを含む、拡張シフトを使用し
て、６４ビツトがシフトされ得るが、命令あたりは３２
回のみである。シフト論理レジスタ命令（ＳＬＲ）と結
び付けて示された第１０表は、ＳＡＲ命令に対して、実
行すべきシフトの方向及び数を決定する時にＲ３Ｏ値を
どのように選択するかを示すのにも使用され得る。
り選択されたビットの数だけＲＤの内容を算術的にシフ
トする。もしＲＤの符号が左シフトの間に変化すれば、
あぶれが生起する。ＲＳの下位５ビツトはシフトカウン
ト及び方向を選択する、従って、シフト操作のために、
可能なシフトの最大数は３２である。ＲＳの６ビツトは
通常又は拡張シフトを選択する。それがＲ３のビット１
６と反対の符号である時、拡張シフトモードが選択され
る。拡張シフトモードでは、一時レジスタ（ＴＡ）はシ
フトされるべき値の上位３２ビツトを含み、またレジス
タ対ＲＤは下位３２ビツトを含む、拡張シフトを使用し
て、６４ビツトがシフトされ得るが、命令あたりは３２
回のみである。シフト論理レジスタ命令（ＳＬＲ）と結
び付けて示された第１０表は、ＳＡＲ命令に対して、実
行すべきシフトの方向及び数を決定する時にＲ３Ｏ値を
どのように選択するかを示すのにも使用され得る。
シフトサイクルレジスタ命令（ＳＣＲ）はＲＳの内容に
より選択されたビットの数だけＲＤの内容を回転する。
より選択されたビットの数だけＲＤの内容を回転する。
Ｒ３の下位５ビツトはシフトカウント及び方向を選択す
る。従って、シフト操作のために、可能なシフトの最大
数は３２である。Ｒ８の６ビツトは通常又は拡張シフト
を選択する。
る。従って、シフト操作のために、可能なシフトの最大
数は３２である。Ｒ８の６ビツトは通常又は拡張シフト
を選択する。
それがＲ３のビット１６と反対の符号である時、拡張シ
フトモードが選択される。拡張シフトモードでは、一時
レジスタ（ＴＡ）はシフトされるべき値の上位３２ビツ
トを含み、またレジスタ対ＲＤは下位３２ビツトを含む
、拡張シフトを使用して、６４ビツトがシフトされ得る
が、命令あたりは３２回のみである。ＳＬＲと結び付け
て示された第１Ｏ表は、ＳＣＲ命令に対して、実行すべ
きシフトの方向及び数を決定する時にＲ３Ｏ値をどのよ
うに選択するかを示すのにも使用され得る。
フトモードが選択される。拡張シフトモードでは、一時
レジスタ（ＴＡ）はシフトされるべき値の上位３２ビツ
トを含み、またレジスタ対ＲＤは下位３２ビツトを含む
、拡張シフトを使用して、６４ビツトがシフトされ得る
が、命令あたりは３２回のみである。ＳＬＲと結び付け
て示された第１Ｏ表は、ＳＣＲ命令に対して、実行すべ
きシフトの方向及び数を決定する時にＲ３Ｏ値をどのよ
うに選択するかを示すのにも使用され得る。
乗算レジスタ命令（ＭＵＬＳ）はＲ３の内容によりＲＤ
の内容を乗算する。
の内容を乗算する。
移動レジスタ内バイト命令（ＭＯＶＢ）はＲ３の下位バ
イト内容をＲＤの下位バイト内容のなかヘロードする。
イト内容をＲＤの下位バイト内容のなかヘロードする。
スワンプレジスタ内バイト命令（ＳＷＡＢ）はＲ３の下
位及び上位バイト内容をそれぞれＲＤの上位及び下位バ
イト内容のなかヘロードする。
位及び上位バイト内容をそれぞれＲＤの上位及び下位バ
イト内容のなかヘロードする。
除算レジスタ命令（Ｄ Ｉ Ｖ）はＲ３の内容によりＲ
Ｄの内容を除算する。比はＲＤのなかに記憶される。残
余はＴＡのなかに記憶される。
Ｄの内容を除算する。比はＲＤのなかに記憶される。残
余はＴＡのなかに記憶される。
記憶レジスタ命令コード命令（ＳＴＲＩ）はＲ８により
ｔ誇示された命令メモリ位置のなかへＲＤの内容をロー
ドする。これは命令メモリサイクルである。
ｔ誇示された命令メモリ位置のなかへＲＤの内容をロー
ドする。これは命令メモリサイクルである。
ＲＩＳＣＣｌ５Ｃ
再び第３図を参照すると、状態ｉ！（ｓｗ）レジスタ、
保留割込み（ＰＩ）レジスタ、割込みマスク（ＭＫ）及
び故障レジスタ（ＦＴ）の形態でシステム状態を含んで
いるＣｌ５Ｃに対する追加的な特徴が１１０１１０によ
り得られることが思い出されよう。これらは全てＭＩＬ
排他的オア回路ＳＴＤ排他的オア回路１７５０により定
められている。ＲＩＳＣと結び付けて先に説明したよう
に、それはオペランドデータをレジスタファイルに連係
するのにも使用される。エミュレーションのために使用
されるＲＩＳＣに対して、Ｃｌ５Ｃプログラムレジスタ
２３０が、現在実行されているＣｌ５Ｃプログラム命令
を保持するのに使用される一層レジスタとして設けられ
ている。これらの命令はｃｔｓｃ命令“パイプ”２３２
から受信される。このパイプ２３２は、Ｃｌ５Ｃプログ
ラムカウンタによりアドレス指定されてバッファ１０６
、信号線１０Ｂ及びｌ１０１１０を経て与えられるＣｌ
５Ｃ命令をデータバス１８を経て受信する。Ｃｌ５Ｃプ
ログラム命令アドレスは、対応するｃｔｓｃプログラム
命令をパイプ２３２のなかヘロードする以前にＣｌ５Ｃ
プログラムレジスク２３４のなかに一時記憶される。プ
ログラムカウンタはそのＣｌ５Ｃ命令アドレスを、制御
装置３０ａにより制御されるバッファ２３６を経て命令
バス１６上に与える。
保留割込み（ＰＩ）レジスタ、割込みマスク（ＭＫ）及
び故障レジスタ（ＦＴ）の形態でシステム状態を含んで
いるＣｌ５Ｃに対する追加的な特徴が１１０１１０によ
り得られることが思い出されよう。これらは全てＭＩＬ
排他的オア回路ＳＴＤ排他的オア回路１７５０により定
められている。ＲＩＳＣと結び付けて先に説明したよう
に、それはオペランドデータをレジスタファイルに連係
するのにも使用される。エミュレーションのために使用
されるＲＩＳＣに対して、Ｃｌ５Ｃプログラムレジスタ
２３０が、現在実行されているＣｌ５Ｃプログラム命令
を保持するのに使用される一層レジスタとして設けられ
ている。これらの命令はｃｔｓｃ命令“パイプ”２３２
から受信される。このパイプ２３２は、Ｃｌ５Ｃプログ
ラムカウンタによりアドレス指定されてバッファ１０６
、信号線１０Ｂ及びｌ１０１１０を経て与えられるＣｌ
５Ｃ命令をデータバス１８を経て受信する。Ｃｌ５Ｃプ
ログラム命令アドレスは、対応するｃｔｓｃプログラム
命令をパイプ２３２のなかヘロードする以前にＣｌ５Ｃ
プログラムレジスク２３４のなかに一時記憶される。プ
ログラムカウンタはそのＣｌ５Ｃ命令アドレスを、制御
装置３０ａにより制御されるバッファ２３６を経て命令
バス１６上に与える。
基本ＥＩＳＣのマルチプレクサ１２４が、算術及び論理
演算のため及びレジスタファイルへの命令データの連係
のためにＡＬＵへの第一の入力を選択するのに使用され
たことは思い出されよう。
演算のため及びレジスタファイルへの命令データの連係
のためにＡＬＵへの第一の入力を選択するのに使用され
たことは思い出されよう。
それは、ｃｒｓｃエミュレーションモードで、信号線２
３８を経てレジスタファイルにＣｌ５Ｃプログラム命令
を連係する追加的特徴を提供する。
３８を経てレジスタファイルにＣｌ５Ｃプログラム命令
を連係する追加的特徴を提供する。
同様に、マルチプレクサ１２６は信号線２４０を経てレ
ジスタファイルにＣｌ５Ｃプログラムアドレスを連係す
るのに使用される。
ジスタファイルにＣｌ５Ｃプログラムアドレスを連係す
るのに使用される。
任意の所与のＣｌ５Ｃ応用プログラムに対して、プログ
ラムカウンタ２３４は、類似の仕方での実行のためにパ
イプ２３２のなかに受信される各順次Ｃｌ５Ｃ命令を通
じてインクレメントする。
ラムカウンタ２３４は、類似の仕方での実行のためにパ
イプ２３２のなかに受信される各順次Ｃｌ５Ｃ命令を通
じてインクレメントする。
各ｃｔｓｃ命令が受信されるにつれて、それは線２４２
を経て制御装置３０ａに与えられ、それにより復号され
る。制御装置は、ＲＩＳＣ命令の群のなか第一のＲＩＳ
Ｃ命令が線２４２を経て受信された特定のｃｔｓｃ命令
をエミュレートするため第２図のＦＲＯＭ２０のなかに
記憶されている対応するＲＩＳＣアドレスを“ルックア
ップ”する、このＲＩＳＣの第一のアドレスが信号線２
４４上に置かれ、またＲＩＳＣ命令カウンタ３２に与え
られ、そこから次いでＲＩＳＣ命令アドレスバス１２上
に置かれる。所望のＲＩＳＣ命令が次いで命令バス１４
上に現れ、また前記のように復号且つ実行される。命令
カウンタは次いでこの機械サイクルの中央で、すなわち
制御装置３０ａにより制御されてエミュレーション群の
開始時にＲＩＳＣ命令をアドレス指定するためＣＫ３の
立ち上がり縁でインクレメントされる。クロ７り線２４
６は、ＣＫ３の立ち上がり縁で高レベルになる信号線を
示す、命令カウンタはエミュレーション群の第一の命令
以外の全ての命令に対してＣＫ１でインクレメントされ
る。
を経て制御装置３０ａに与えられ、それにより復号され
る。制御装置は、ＲＩＳＣ命令の群のなか第一のＲＩＳ
Ｃ命令が線２４２を経て受信された特定のｃｔｓｃ命令
をエミュレートするため第２図のＦＲＯＭ２０のなかに
記憶されている対応するＲＩＳＣアドレスを“ルックア
ップ”する、このＲＩＳＣの第一のアドレスが信号線２
４４上に置かれ、またＲＩＳＣ命令カウンタ３２に与え
られ、そこから次いでＲＩＳＣ命令アドレスバス１２上
に置かれる。所望のＲＩＳＣ命令が次いで命令バス１４
上に現れ、また前記のように復号且つ実行される。命令
カウンタは次いでこの機械サイクルの中央で、すなわち
制御装置３０ａにより制御されてエミュレーション群の
開始時にＲＩＳＣ命令をアドレス指定するためＣＫ３の
立ち上がり縁でインクレメントされる。クロ７り線２４
６は、ＣＫ３の立ち上がり縁で高レベルになる信号線を
示す、命令カウンタはエミュレーション群の第一の命令
以外の全ての命令に対してＣＫ１でインクレメントされ
る。
群のなかの第一のＲＩＳＣエミエレーション命令で命令
カウンタをロードする以前の機械サイクルの間、パイプ
２３２及びプログラムレジスタ２３０は、それらのそれ
ぞれの内容を適当な宛先に、すなわちプログラムレジス
タ２３０の内容を制御装置３０ａに、またパイプ２３２
の内容を（もし適当であれば）マルチプレクサ１２４に
与える目的でＣＫＩの立ち上がり縁でクロックされてい
る。すなわちこのＣＫＩの立ち上がり縁でプログラムカ
ウンタ２３４がクロックされる。こうして、特定の機械
サイクルの間にＣＩ ＳＣ２２のなかヘクロンクされる
新しいＣｌ５Ｃ命令に対して、対応する最初のＲＩＳＣ
命令アドレスがＲＩＳＣ命令カウンタ３２のなかヘロー
ドされる以前に半サイクルの遅延が存在する。
カウンタをロードする以前の機械サイクルの間、パイプ
２３２及びプログラムレジスタ２３０は、それらのそれ
ぞれの内容を適当な宛先に、すなわちプログラムレジス
タ２３０の内容を制御装置３０ａに、またパイプ２３２
の内容を（もし適当であれば）マルチプレクサ１２４に
与える目的でＣＫＩの立ち上がり縁でクロックされてい
る。すなわちこのＣＫＩの立ち上がり縁でプログラムカ
ウンタ２３４がクロックされる。こうして、特定の機械
サイクルの間にＣＩ ＳＣ２２のなかヘクロンクされる
新しいＣｌ５Ｃ命令に対して、対応する最初のＲＩＳＣ
命令アドレスがＲＩＳＣ命令カウンタ３２のなかヘロー
ドされる以前に半サイクルの遅延が存在する。
基本ＲＩＳＣと結び付けて以上に説明された命令集合を
使用してこの仕方で実行されるＣｌ５Ｃの例は後で示さ
れる。追加的な例は不必要である、なぜならば、熟練し
たプログラマ−は、ＣＩＳ・Ｃ命令の集合を与えられて
、ＲＩＳＣエミュレーション群の対応する集合を容易に
構成し得るからである。
使用してこの仕方で実行されるＣｌ５Ｃの例は後で示さ
れる。追加的な例は不必要である、なぜならば、熟練し
たプログラマ−は、ＣＩＳ・Ｃ命令の集合を与えられて
、ＲＩＳＣエミュレーション群の対応する集合を容易に
構成し得るからである。
例として選択されるＣｌ５Ｃ命令集合は、命令コードの
一つが直接アドレス指定モードのなかの単精度整数加算
であるＭＩＬ−ＳＴＤ−１７５ＯＡ命令集合である（１
９８０年７月２日付けのＭＩ Ｌ−３ＴＤ−１７５０Ａ
の第８９頁の５．５５節を参照）、そのモードのなかで
、加算のためには、導き出されたオペランドがＲＡレジ
スクの内容に加算される。結果（２の補数和）はレジス
タＲＡのなかに記憶される。フォーマットは下に示され
ている。
一つが直接アドレス指定モードのなかの単精度整数加算
であるＭＩＬ−ＳＴＤ−１７５ＯＡ命令集合である（１
９８０年７月２日付けのＭＩ Ｌ−３ＴＤ−１７５０Ａ
の第８９頁の５．５５節を参照）、そのモードのなかで
、加算のためには、導き出されたオペランドがＲＡレジ
スクの内容に加算される。結果（２の補数和）はレジス
タＲＡのなかに記憶される。フォーマットは下に示され
ている。
８ビツトの命令コードは”加算直接”演算コードである
。４ビツトのＩ？Ａフィールドは、導き出されたオペラ
ンドが加算され且つ結果が記憶されるレジスタを指定す
る。ＲＡフィールド（４ビツト）はインデックスレジス
タである。１６ビツトの加算器フィールドは導き出され
たオペランドを得るために設けられている。こうして、
示されている命令は、第２図の命令バス２４がアクセス
したＭＩＬ−ＳＴＤ−１７５０によるメモリ空間のなか
に記憶され得る。それはデータバス１８を経て与えられ
、また上位１６ビツトは復号のために線２４２を経て制
御装置３０ａに与えるためプログラムレジスタ２３０の
なかへ与えられ、また下位１６ビツト（Ａ Ｄ Ｄ Ｒ
）はパイプ２３２に与えられる。もちろん、示されてい
る実施例では、これらの命令が受信されるオペランドデ
ータバスは単に１６ビツトのバスであり、上半及び下半
が別々に送られなければならないことは理解されよう、
いずれの場合にも、プログラムレジスタ２３０のなかの
上半は線２４２を経て制御装置３０ａに与えられ、そこ
で復号され、また特定のＣｌ５Ｃ命令をエミュレートす
るためＲＩＳＣエミュレーション群の開始アドレスを示
す適当なＲＩＳＣアドレスが線２４４を経てＲＩＳＣ命
令カウンク３２に与えられる。
。４ビツトのＩ？Ａフィールドは、導き出されたオペラ
ンドが加算され且つ結果が記憶されるレジスタを指定す
る。ＲＡフィールド（４ビツト）はインデックスレジス
タである。１６ビツトの加算器フィールドは導き出され
たオペランドを得るために設けられている。こうして、
示されている命令は、第２図の命令バス２４がアクセス
したＭＩＬ−ＳＴＤ−１７５０によるメモリ空間のなか
に記憶され得る。それはデータバス１８を経て与えられ
、また上位１６ビツトは復号のために線２４２を経て制
御装置３０ａに与えるためプログラムレジスタ２３０の
なかへ与えられ、また下位１６ビツト（Ａ Ｄ Ｄ Ｒ
）はパイプ２３２に与えられる。もちろん、示されてい
る実施例では、これらの命令が受信されるオペランドデ
ータバスは単に１６ビツトのバスであり、上半及び下半
が別々に送られなければならないことは理解されよう、
いずれの場合にも、プログラムレジスタ２３０のなかの
上半は線２４２を経て制御装置３０ａに与えられ、そこ
で復号され、また特定のＣｌ５Ｃ命令をエミュレートす
るためＲＩＳＣエミュレーション群の開始アドレスを示
す適当なＲＩＳＣアドレスが線２４４を経てＲＩＳＣ命
令カウンク３２に与えられる。
ＭＩＬ−ＳＴＤ−１７５０Ａの単精度整数加算をエミュ
レートするための第一のこのようなＲＩＳＣ命令は下記
の通りである： ＩＮＲＡＯ，ＥＡｌ 上記の命令に従って、パイプ２３２のなかに留まってい
る下位１６ビツトのアドレスが次いでマルチプレクサ１
２４及びＡＬＵ１０４を経てレジスタファイル７４のレ
ジスタＡＯのなかへ送られる。
レートするための第一のこのようなＲＩＳＣ命令は下記
の通りである： ＩＮＲＡＯ，ＥＡｌ 上記の命令に従って、パイプ２３２のなかに留まってい
る下位１６ビツトのアドレスが次いでマルチプレクサ１
２４及びＡＬＵ１０４を経てレジスタファイル７４のレ
ジスタＡＯのなかへ送られる。
命令カウンタ３２が次いで下記のような次のエミュレー
ション命令をアドレス指定するためインクレメントされ
る： ＬＲＡ１．ＡＯ 上記のロードレジスタ命令は、ＡＯのなかに留まってい
るアドレスにより指示されるメモリ位置の内容がＡＩへ
移動されるメモリサイクルである、この群のなかで実行
されるべき次のＲＩＳＯエミュレーション命令は下記の
通りである：ＡＤＤ ＩＲ３，Ａｌ 上記の加算レジスタ命令はＰＲ″Ｓ“フィールド（４ビ
ツト）により指示されたレジスタの内容を取り、またそ
れをレジスタＡＩの内容に加える、加算の結果はＰＲ“
Ｓ”フィールド（１６の“Ｒ”レジスタの一つ）により
指示されたレジスタのなかに記憶される。この群に対す
る次の最後のＲＩＳＣエミュレーション命令は、基本的
に言って、パイプ２３２及びレジスタ２３０からの次の
Ｃｌ５Ｏ命令を取る。それは下記の通りである：ＯＴＲ
ＡＯ，ＩＲＬ こうして、ＭＩＬ−ＳＴＤ−１７５ＯＡの命令の各々が
第２図のＰＲＯＭ２０のなかに記憶されているＲｒＳＣ
命令の群としてエミュレートされ得る。プログラミング
の分野の当業者にとって、それぞれ複合命令集合の命令
の一つをエミュレートするためのＲＩＳＯ命令の種々の
群を構成することは簡単である。従って、ＲＩＳＣコー
ドでエミュレートされる全てのＭＩＬ−３ＴＤ１７５０
Ａの命令の例はここには示されない、示された例で十分
である。
ション命令をアドレス指定するためインクレメントされ
る： ＬＲＡ１．ＡＯ 上記のロードレジスタ命令は、ＡＯのなかに留まってい
るアドレスにより指示されるメモリ位置の内容がＡＩへ
移動されるメモリサイクルである、この群のなかで実行
されるべき次のＲＩＳＯエミュレーション命令は下記の
通りである：ＡＤＤ ＩＲ３，Ａｌ 上記の加算レジスタ命令はＰＲ″Ｓ“フィールド（４ビ
ツト）により指示されたレジスタの内容を取り、またそ
れをレジスタＡＩの内容に加える、加算の結果はＰＲ“
Ｓ”フィールド（１６の“Ｒ”レジスタの一つ）により
指示されたレジスタのなかに記憶される。この群に対す
る次の最後のＲＩＳＣエミュレーション命令は、基本的
に言って、パイプ２３２及びレジスタ２３０からの次の
Ｃｌ５Ｏ命令を取る。それは下記の通りである：ＯＴＲ
ＡＯ，ＩＲＬ こうして、ＭＩＬ−ＳＴＤ−１７５ＯＡの命令の各々が
第２図のＰＲＯＭ２０のなかに記憶されているＲｒＳＣ
命令の群としてエミュレートされ得る。プログラミング
の分野の当業者にとって、それぞれ複合命令集合の命令
の一つをエミュレートするためのＲＩＳＯ命令の種々の
群を構成することは簡単である。従って、ＲＩＳＣコー
ドでエミュレートされる全てのＭＩＬ−３ＴＤ１７５０
Ａの命令の例はここには示されない、示された例で十分
である。
ＭＩＬ−３ＴＤ−１７５０ＣＩＳＣをエミュレートする
ためのＲＩＳＯエミュレータを設計するために本アプロ
ーチを使用することにより特別な追加的な利点が得られ
る。第２図に示されている２チツプ解決では、ＰＲＯＭ
２０がユーザー固有の特別なユーザーにより定義された
ｉ能を定義するのにユーザーにより使用され得る。１９
８６年９月２９日イ寸けのＭＩＬ−３ＴＤ−１７５０Ｂ
のドラフトバージョンの第１４７頁には、“特殊”アド
レス指定モードに対するビルトイン機能命令が記載され
ている。この命令はユーザーにより定義された特殊な演
算を呼び出す、命令はそれにすぐ続く一つ又はそれ以上
の追加語を使用し得る。
ためのＲＩＳＯエミュレータを設計するために本アプロ
ーチを使用することにより特別な追加的な利点が得られ
る。第２図に示されている２チツプ解決では、ＰＲＯＭ
２０がユーザー固有の特別なユーザーにより定義された
ｉ能を定義するのにユーザーにより使用され得る。１９
８６年９月２９日イ寸けのＭＩＬ−３ＴＤ−１７５０Ｂ
のドラフトバージョンの第１４７頁には、“特殊”アド
レス指定モードに対するビルトイン機能命令が記載され
ている。この命令はユーザーにより定義された特殊な演
算を呼び出す、命令はそれにすぐ続く一つ又はそれ以上
の追加語を使用し得る。
その数及び解釈は８ビツトの命令コード拡張により決定
される。市販品のＭＩＬ−３ＴＤ−１７５０チツプに対
してこのようなビルトイン機能を与えるための現在のア
プローチは、特別に要求されるビルトイン機能を組み入
れるため顧客メイドのアプローチに従ってシリコン上に
縮小されなければならない製造者からの特製チップを顧
客が特別に注文することである。これは非常に費用がか
かるアプローチであり、費用が制約されている多くの応
用にはオプションであり得ない。しかし、本発明のアプ
ローチを使用すれば、ユーザーはＲＩＳＣ命令集合の可
能性を知らされ、またユーザー固有のビルトイン機能を
ＰＲＯＭ２０に格納するためのソフトウェアのなかにプ
ログラムし得る。
される。市販品のＭＩＬ−３ＴＤ−１７５０チツプに対
してこのようなビルトイン機能を与えるための現在のア
プローチは、特別に要求されるビルトイン機能を組み入
れるため顧客メイドのアプローチに従ってシリコン上に
縮小されなければならない製造者からの特製チップを顧
客が特別に注文することである。これは非常に費用がか
かるアプローチであり、費用が制約されている多くの応
用にはオプションであり得ない。しかし、本発明のアプ
ローチを使用すれば、ユーザーはＲＩＳＣ命令集合の可
能性を知らされ、またユーザー固有のビルトイン機能を
ＰＲＯＭ２０に格納するためのソフトウェアのなかにプ
ログラムし得る。
こうしてユーザーは、ＲＩＳＣハードウェア１０のなか
で実行されるＲＩＳＣソフトウェアを使用してユーザー
固有のビルトイン機能を非常に安価に製造し得る。これ
は従来のアプローチを使用しては可能でなかった非常に
望ましい特徴である。
で実行されるＲＩＳＣソフトウェアを使用してユーザー
固有のビルトイン機能を非常に安価に製造し得る。これ
は従来のアプローチを使用しては可能でなかった非常に
望ましい特徴である。
設計方法
本発明の第三の局面によれば、複合命令集合計算ｆｉ（
ＣＩＳＣ）アーキテクチュアを実現するための設計方法
が提供される。ｃｔｓｃを設計する現在の方法はいくつ
かの異なる形態をとる。第一のアプローチでは、単一レ
ベル制御を使用して全ての命令が実現される。換言すれ
ば、実行は例えばＺ８０００に使用されているようなハ
ードウェアにより制御される。第９図には、Ｃｌ５Ｃ命
令集合アーキテクチュア３００が“ハード配線による”
制御装置３０２を介して実現されるこのようなアプロー
チが示されている。
ＣＩＳＣ）アーキテクチュアを実現するための設計方法
が提供される。ｃｔｓｃを設計する現在の方法はいくつ
かの異なる形態をとる。第一のアプローチでは、単一レ
ベル制御を使用して全ての命令が実現される。換言すれ
ば、実行は例えばＺ８０００に使用されているようなハ
ードウェアにより制御される。第９図には、Ｃｌ５Ｃ命
令集合アーキテクチュア３００が“ハード配線による”
制御装置３０２を介して実現されるこのようなアプロー
チが示されている。
他のアプローチでは、２レベル制御を使用して全ての命
令が実現される。換言すれば、実行はハードウェアのマ
イクロコード（ファームウェア）制御により制御される
。第１Ｏ図には、信号線３０６上の命令を介してファー
ムウェア３０８へ供給されるＣｌ５Ｃ命令集合アーキテ
クチュア３０４が示されており、ファームウェア３０８
が残余の実行機能を信号線３１２を経てハードウェア制
御装置３１０へ通す、このようなアプローチの例はモト
ローラ６８０００である。
令が実現される。換言すれば、実行はハードウェアのマ
イクロコード（ファームウェア）制御により制御される
。第１Ｏ図には、信号線３０６上の命令を介してファー
ムウェア３０８へ供給されるＣｌ５Ｃ命令集合アーキテ
クチュア３０４が示されており、ファームウェア３０８
が残余の実行機能を信号線３１２を経てハードウェア制
御装置３１０へ通す、このようなアプローチの例はモト
ローラ６８０００である。
別のアプローチでは、たいていの命令は２レベル制御を
使用して実行され、残余の命令はソフトウェアを使用し
て実行される。このアプローチは第１１図に示されてお
り、Ｃｌ５Ｃ命令集合アーキテクチェア３１．４に屈す
る複合命令はファームウェア制御３１６とソフトウェア
エミュレーション３１８を供給するための手段との双方
に供給される。ファームウェアは信号線３２０上の複合
命令とエミュレーションユニット３１８で行われたソフ
トウェアエミュレーションの結果を示す線３２２上の信
号とに応答する。残余の制御機能はハード配線による制
御装置３２４のなかで実行される。このような実現の例
はマイクロヴアソクスである。
使用して実行され、残余の命令はソフトウェアを使用し
て実行される。このアプローチは第１１図に示されてお
り、Ｃｌ５Ｃ命令集合アーキテクチェア３１．４に屈す
る複合命令はファームウェア制御３１６とソフトウェア
エミュレーション３１８を供給するための手段との双方
に供給される。ファームウェアは信号線３２０上の複合
命令とエミュレーションユニット３１８で行われたソフ
トウェアエミュレーションの結果を示す線３２２上の信
号とに応答する。残余の制御機能はハード配線による制
御装置３２４のなかで実行される。このような実現の例
はマイクロヴアソクスである。
第１２図には、複合命令集合針算機アーキテクチェアを
実現するための本発明による方法が示されている。この
アプローチでは全ての命令が２レベル制御を使用して実
行され、実行はハードウェアのソフトウェア制御により
制御される。例はＲＩＳＣによりエミュレートされるＭ
Ｉ Ｌ −５ＴＤ−１７５０ＡのＣｌ５Ｃに対して先
に示されている。ソフトウェアエミュレーションは、従
来の場合のように、ソフトウェアインクプリタを必要と
する。ソフトウェア解釈は遅い、さらに、全ての命令は
実行され得ない、ここに開示される方法はＭＩＬ−ＳＴ
Ｄ−１７５０、ＶＡＸ、ＮＥＢＵＬＡなどを含む多数の
Ｃｌ５Ｃ命令簗合に適用される。このアプローチでは、
先ずＲＩＳＣ設計フィロソフィを使用して（ハード配線
による）単一レベル制御が構成される。そうする間に、
設計者は１？ｌ５Ｏ（ハード配線）命令集合の実行を最
大化するべく試みる。いったんＲＩＳＣがハードウェア
設計されると、それはシリコンへの縮小のために工場に
送られ得る。設計者は次いで、上記の例で説明したよう
に１．ＲＩＳＣ命令を使用してＣ１５Ｃエミユレータを
書り、このアプローチの合理性はＲＩＳＣ設計時間がＣ
ｌ５Ｃ設計時間よりもはるかにはるかに少ないことであ
る。例えば、フェアチャイルドＦ９４５０．ＭＤ２８１
は開発に３年以上も要したことが知られている。本アプ
ローチを使用すれば、ＭＩＬ−３ＴＤ−１７５０の１？
ＩＳＣエミユレータは１年以内で開発され、また認可を
得るのにシリコン工場への送付を１回しか必要としなか
った。
実現するための本発明による方法が示されている。この
アプローチでは全ての命令が２レベル制御を使用して実
行され、実行はハードウェアのソフトウェア制御により
制御される。例はＲＩＳＣによりエミュレートされるＭ
Ｉ Ｌ −５ＴＤ−１７５０ＡのＣｌ５Ｃに対して先
に示されている。ソフトウェアエミュレーションは、従
来の場合のように、ソフトウェアインクプリタを必要と
する。ソフトウェア解釈は遅い、さらに、全ての命令は
実行され得ない、ここに開示される方法はＭＩＬ−ＳＴ
Ｄ−１７５０、ＶＡＸ、ＮＥＢＵＬＡなどを含む多数の
Ｃｌ５Ｃ命令簗合に適用される。このアプローチでは、
先ずＲＩＳＣ設計フィロソフィを使用して（ハード配線
による）単一レベル制御が構成される。そうする間に、
設計者は１？ｌ５Ｏ（ハード配線）命令集合の実行を最
大化するべく試みる。いったんＲＩＳＣがハードウェア
設計されると、それはシリコンへの縮小のために工場に
送られ得る。設計者は次いで、上記の例で説明したよう
に１．ＲＩＳＣ命令を使用してＣ１５Ｃエミユレータを
書り、このアプローチの合理性はＲＩＳＣ設計時間がＣ
ｌ５Ｃ設計時間よりもはるかにはるかに少ないことであ
る。例えば、フェアチャイルドＦ９４５０．ＭＤ２８１
は開発に３年以上も要したことが知られている。本アプ
ローチを使用すれば、ＭＩＬ−３ＴＤ−１７５０の１？
ＩＳＣエミユレータは１年以内で開発され、また認可を
得るのにシリコン工場への送付を１回しか必要としなか
った。
第１２図には本発明のアプローチを使用する設計方法が
示されている。Ｃｌ５Ｃ命令集合アーキテクチュア３２
６は信号線３２８を経て、ハード配線による装置３３４
のなかでのハードウェア実行のために線３２３上に信号
を供給するソフトウェアエミュレーションユニソトへ複
合命令を供給する。このアプローチの主要な利点は、（
１）ソフトウェアの速度に対するハードウェアの複雑さ
のかねあい、及び（２）ハードウェアの設計時間（通常
はソフトウェアの設計時間よりもはるかに長い時間を要
する）の短縮である。こうして、最初の設計からワーキ
ングコントロールまでの時間がはるかに少なくてすむ。
示されている。Ｃｌ５Ｃ命令集合アーキテクチュア３２
６は信号線３２８を経て、ハード配線による装置３３４
のなかでのハードウェア実行のために線３２３上に信号
を供給するソフトウェアエミュレーションユニソトへ複
合命令を供給する。このアプローチの主要な利点は、（
１）ソフトウェアの速度に対するハードウェアの複雑さ
のかねあい、及び（２）ハードウェアの設計時間（通常
はソフトウェアの設計時間よりもはるかに長い時間を要
する）の短縮である。こうして、最初の設計からワーキ
ングコントロールまでの時間がはるかに少なくてすむ。
第１３図は本発明の第三の局面による設計ステップを示
すブロック図である。ＲＩＳＣは先ずステップ３４０で
設計される。いったんハードウェア設計及びＲＩＳＣ命
令集合が決められると、次のステップ３４２は製造のた
めの設計に送られる、同時に、第２図のＦＲＯＭ２０上
で一緒に群にされているｒ＋ｒｓｃ命令で選択されたＣ
ｌ５Ｃ命令集合をエミュレートするためエミュレーショ
ンコードが書かれるステップ３４４が同時に実行される
。
すブロック図である。ＲＩＳＣは先ずステップ３４０で
設計される。いったんハードウェア設計及びＲＩＳＣ命
令集合が決められると、次のステップ３４２は製造のた
めの設計に送られる、同時に、第２図のＦＲＯＭ２０上
で一緒に群にされているｒ＋ｒｓｃ命令で選択されたＣ
ｌ５Ｃ命令集合をエミュレートするためエミュレーショ
ンコードが書かれるステップ３４４が同時に実行される
。
以上に於ては本発明を特定の好ましい実施例について説
明してきたが、本発明はこれらの実施例に限定されるも
のではなく、本発明の範囲内にて種々の実施例が可能で
あることは当業者にとって明らかであろう。
明してきたが、本発明はこれらの実施例に限定されるも
のではなく、本発明の範囲内にて種々の実施例が可能で
あることは当業者にとって明らかであろう。
第１図は本発明の第一の局面によるＲＩＳＣＩＯのブロ
ック図である。 第２図は本発明の第二の局面によりデータバス１８を経
て複合命令の源から受信された複合命令をエミュレート
するためのＲＩＳＣ命令の群を含んでいる別個のメモリ
ストア２０とならんで使用される本発明の第一の局面に
よるＲＩＳＣＩＯのブロック図である。 第３図は本発明の第一の局面によるＲＩＳＣＩＯを一層
詳細に細線で示し、また本発明の第二の局面によりＣｌ
５Ｃをエミュレートし得るＲＩＳＣを実行するために必
要な追加的ハードウェアを太線で示すブロック図である
。 第４図は第３図中に示されている信号線上の種々の信号
の電圧レベルにを示す種々の波形図である。 第５図は第３図のレジスタファイル７４を一層詳細に示
すブロック図である。 第６図は第３図の源モジュール７８を−Ｎ詳細に示すブ
ロック図である。 第７図は第３図の宛先モジュール７６を一層詳細に示す
ブロック図である。 第８図は第３図のアキュムレータモジエール１４０を一
層詳細に示すブロック図である。 第９図は全ての命令が単一レベル制御を使用して実行さ
れるＣｌ５Ｃの従来の設計実行を示すブロック図である
。 第１θ図は全ての命令がニレベル制御を使用して実行さ
れるＣｌ５Ｃの設計への従来のアプローチを示すブロッ
ク図である。 第１１図は大部分の命令がニレベル制御を使用して実行
され、また残りの命令がソフトウェアを使用して実行さ
れるＣｌ５Ｃの設計への従来のアプローチを示すブロッ
ク図である。 第１２図は本発明の第三の局面により全ての命令がニレ
ベル制御を使用する設計アブ日−チを使用するＣｌ５Ｃ
実行を示すブロック図である。 第１３図は本発明の第三の局面によりｃｔｓｃをエミュ
レートするためのＲＩＳＣを設計・製造する際に遂行さ
れ得るステップを示すブロック図である。 ＩＯ・・・信号プロセッサ（ＲＩＳＣ）、１２・・・Ｒ
１５Ｃ命令アドレスバス、１４・・・縮小命令バス、１
６・・・オペランドアドレスバス、１８・・・データバ
ス、２０・・・メモリ（ＰＲＯＭ） 、３０・・・制御
装置、３２・・・命令カウンタ、３４・・・命令レジス
タ、７４・・・レジスタファイル、７６・・・宛先モジ
ュール、７８・・・源モジュール、１０４・・・ＡＬυ
、１２４．１２６・・・マルチプレクサ、１．４０・・
・アキュムレータモジエール、１５０．１５２．１５８
．１６０・・・マルチプレクサ、２００・・・シフタマ
ルチプレクサ、２０４・・・宛先レジスタ、２１０・・
・アキュムレータモジュール、２１２・・・マルチプレ
クサ、２２２・・・シフタマルチプレクサ、３００・・
・Ｃｌ５Ｃ命令集合アーキテクチュア、３０２・・・ハ
ード配線による制御装置、３０４・・・Ｃｌ５Ｃ命令集
合アーキテクチェア、３０８・・・ファームウェア制御
ユニット、３１Ｏ・・・ハードウェア制御装置、３１４
・・・Ｃｌ５Ｃ命令集合アーキテクチュア、３１６・・
・ファームウェア制御ユニット、３１８・・・エミュレ
ーション装置、３２４・・・ハードウェア制御装置、３
２６・・・Ｃｌ５Ｃ命令集合アーキテクチュア、３３０
・・・ソフトウェアエミュレーションユニット、３３４
・・・ハード配線による制御装置 特許出願人 ユナイテッド・チクノロシーズ・コーポ
レイション
ック図である。 第２図は本発明の第二の局面によりデータバス１８を経
て複合命令の源から受信された複合命令をエミュレート
するためのＲＩＳＣ命令の群を含んでいる別個のメモリ
ストア２０とならんで使用される本発明の第一の局面に
よるＲＩＳＣＩＯのブロック図である。 第３図は本発明の第一の局面によるＲＩＳＣＩＯを一層
詳細に細線で示し、また本発明の第二の局面によりＣｌ
５Ｃをエミュレートし得るＲＩＳＣを実行するために必
要な追加的ハードウェアを太線で示すブロック図である
。 第４図は第３図中に示されている信号線上の種々の信号
の電圧レベルにを示す種々の波形図である。 第５図は第３図のレジスタファイル７４を一層詳細に示
すブロック図である。 第６図は第３図の源モジュール７８を−Ｎ詳細に示すブ
ロック図である。 第７図は第３図の宛先モジュール７６を一層詳細に示す
ブロック図である。 第８図は第３図のアキュムレータモジエール１４０を一
層詳細に示すブロック図である。 第９図は全ての命令が単一レベル制御を使用して実行さ
れるＣｌ５Ｃの従来の設計実行を示すブロック図である
。 第１θ図は全ての命令がニレベル制御を使用して実行さ
れるＣｌ５Ｃの設計への従来のアプローチを示すブロッ
ク図である。 第１１図は大部分の命令がニレベル制御を使用して実行
され、また残りの命令がソフトウェアを使用して実行さ
れるＣｌ５Ｃの設計への従来のアプローチを示すブロッ
ク図である。 第１２図は本発明の第三の局面により全ての命令がニレ
ベル制御を使用する設計アブ日−チを使用するＣｌ５Ｃ
実行を示すブロック図である。 第１３図は本発明の第三の局面によりｃｔｓｃをエミュ
レートするためのＲＩＳＣを設計・製造する際に遂行さ
れ得るステップを示すブロック図である。 ＩＯ・・・信号プロセッサ（ＲＩＳＣ）、１２・・・Ｒ
１５Ｃ命令アドレスバス、１４・・・縮小命令バス、１
６・・・オペランドアドレスバス、１８・・・データバ
ス、２０・・・メモリ（ＰＲＯＭ） 、３０・・・制御
装置、３２・・・命令カウンタ、３４・・・命令レジス
タ、７４・・・レジスタファイル、７６・・・宛先モジ
ュール、７８・・・源モジュール、１０４・・・ＡＬυ
、１２４．１２６・・・マルチプレクサ、１．４０・・
・アキュムレータモジエール、１５０．１５２．１５８
．１６０・・・マルチプレクサ、２００・・・シフタマ
ルチプレクサ、２０４・・・宛先レジスタ、２１０・・
・アキュムレータモジュール、２１２・・・マルチプレ
クサ、２２２・・・シフタマルチプレクサ、３００・・
・Ｃｌ５Ｃ命令集合アーキテクチュア、３０２・・・ハ
ード配線による制御装置、３０４・・・Ｃｌ５Ｃ命令集
合アーキテクチェア、３０８・・・ファームウェア制御
ユニット、３１Ｏ・・・ハードウェア制御装置、３１４
・・・Ｃｌ５Ｃ命令集合アーキテクチュア、３１６・・
・ファームウェア制御ユニット、３１８・・・エミュレ
ーション装置、３２４・・・ハードウェア制御装置、３
２６・・・Ｃｌ５Ｃ命令集合アーキテクチュア、３３０
・・・ソフトウェアエミュレーションユニット、３３４
・・・ハード配線による制御装置 特許出願人 ユナイテッド・チクノロシーズ・コーポ
レイション
Claims (6)
- （１）信号処理方法に於いて、 別々のバスを経て縮小命令集合命令及びデータを処理す
る過程と、 前記データバスを経て複合命令及びデータを処理するこ
とにより、またエミュレートされた各複合命令に対する
縮小命令の複数個の群であって各群が縮小命令の特定の
複合命令に対応する縮小命令の複数個の群の一つを処理
することにより、複合命令集合信号処理方法をエミュレ
ートする過程と を含んでいることを特徴とする信号処理方法。 - （２）複合命令集合命令に応答する信号プロセッサの設
計方法に於いて、 縮小命令集合信号プロセッサとして使用するため別々の
データ及び命令バスを有する縮小命令集合信号プロセッ
サを設計する過程と、 前記縮小命令集合信号プロセッサのなかへエミュレーシ
ョン能力を設計する過程とを含んでおり、それにより前
記データバスが到来する複合命令集合命令及びそれに関
係する双方向データの双方に対して使用され、また前記
命令バスが縮小命令集合命令のみを受信するために使用
され、複数個の縮小命令集合命令が受信された各到来複
合命令に対して実行されることを特徴とする信号プロセ
ッサの設計方法。 - （３）信号プロセッサに於いて、 縮小命令集合信号プロセッサとして使用するため別々の
データ及び命令バスを有する縮小命令集合信号プロセッ
サと、 前記信号プロセッサを複合命令集合命令信号と前記デー
タバスを経て受信されたデータ信号とに応答するように
するため、また前記データバスを経てデータ信号を供給
するためのエミュレータ手段とを含んでおり、前記エミ
ュレータ手段が前記信号プロセッサを、受信された各複
合命令集合命令信号に応答して、前記縮小命令集合信号
プロセッサ命令アドレスバス上に縮小命令アドレスを供
給するようにさせ、また、供給されたこのような各縮小
命令アドレスに対して、前記信号プロセッサをそのエミ
ュレーション中に実行するための一連の対応する縮小命
令を供給するようにさせることを特徴とする信号プロセ
ッサ。 - （４）別々のデータ及び命令バスを有する信号プロセッ
サに於いて、 第一の入力信号及び第二の入力信号に論理演算を実行す
るため、また前記論理演算の結果を示すＡＬＵ出力信号
を供給するため第一の入力信号及び第二の入力信号に応
答する算術論理演算装置（ＡＬＵ）と、 前記ＡＬＵ出力信号を記憶及び供給するため前記ＡＬＵ
出力信号に応答するアキュムレータと、 前記ＡＬＵ出力信号又はデータバスからの到来オペラン
ド信号を選択された記憶レジスタのなかに記憶するため
、宛先入力信号を供給するため、また源入力信号を供給
するため、前記ＡＬＵ出力信号又は前記オペランド信号
に応答する、複数個の記憶レジスタを有するレジスタフ
ァイルと、 前記ＡＬＵに論理演算の実行のために供給するため、も
しくはデータバス上に出力オペランド信号として供給す
るため、選択された記憶レジスタの信号内容を宛先レジ
スタ出力信号として供給する以前に前記信号内容を記憶
するため、前記宛先入力信号に応答する宛先レジスタと
、前記ＡＬＵに論理演算の実行のために供給するため、
もしくはデータバス上に出力オペランド信号として供給
するため、選択された記憶レジスタの信号内容を記憶レ
ジスタ出力信号として供給する以前に前記信号内容を記
憶するため、前記源入力信号に応答する源レジスタと、
次の命令をアドレス指定するためそのアドレスをインク
レメントするためインクレメントする信号に応答し、又
は各々命令アドレスバス上に供給される例外命令アドレ
ス信号を記憶及び供給するため前記ＡＬＵ信号に応答す
る命令アドレスカウンタと、 前記命令信号を記憶及び供給するため命令バスからの命
令信号に応答する命令レジスタと、信号プロセッサを制
御するため命令信号を復号するため前記命令レジスタか
らの前記命令信号に応答する制御手段と、 前記源レジスタ出力信号及び前記命令信号に、また前記
第一のＡＬＵ入力信号を供給するため選択信号に応答す
る第一のマルチプレクサ手段と、 前記宛先レジスタ出力信号、前記アドレス信号及び前記
アキュムレータからの前記ＡＬＵ出力信号に、また前記
第二のＡＬＵ入力信号を供給するため選択信号に応答す
る第二のマルチプレクサ手段と を含んでいることを特徴とする信号プロセッサ。 - （５）別々のデータ及び命令バスと共に使用するため機
械サイクルあたり少なくとも二つのクロック周期を有す
る本質的に一つの機械サイクルの命令集合信号プロセッ
サに於いて、 次の命令をアドレス指定するため内部に記憶されている
現在のアドレス信号をインクレメントするため各機械サ
イクルの第一のクロック周期の第一の部分の間に供給さ
れるインクレメントする信号に応答し、また例外命令を
アドレス指定するため命令アドレスバス上の例外命令ア
ドレス信号を供給するため内部に記憶するため各機械サ
イクルの第一のクロック周期の第一の部分の間にＡＬＵ
出力信号に応答する命令カウンタと、 各機械サイクルの第二のクロック周期の第二の部分で開
始し且つそれに続く前記命令信号を受信、記憶及び供給
するため、命令カウンタにより第一のクロック周期の第
一の部分の間にアドレス指定された命令信号を置換し且
つ第二のクロック周期の第二の部分の開始以前に命令バ
ス上に送るべく、第二のクロック周期の第二の部分の間
に応答する命令レジスタと、 各機械サイクルの第一のクロック周期の間に前記命令レ
ジスタ信号を復号するため、また各機械サイクルの第二
のクロック周期の間に信号プロセッサに対する制御信号
を供給するため、先の機械サイクルの第二のクロック周
期の第二の部分の間に前記命令レジスタのなかに記憶さ
れた前記命令信号に各機械サイクルの第一のクロック周
期の間に応答する制御手段と、 論理演算を実行するため、また次の機械サイクルの第一
のクロック周期の第一の部分の間の前記論理演算の結果
を示すＡＬＵ出力信号を供給するため、第一の入力信号
と、第二のクロック周期の第一の部分で開始しまた続い
て供給される第二の入力信号とに選択された機械サイク
ルの間に応答する算術論理演算装置（ＡＬＵ）と、 前記ＡＬＵ出力信号を記憶及び供給するため、選択され
た機械サイクルの第一のクロック周期の第一の部分の間
に前記ＡＬＵ出力信号に応答するアキュムレータと、 選択された記憶レジスタのなかに前記ＡＬＵ出力信号及
び前記オペランド信号を記憶するため、選択された機械
サイクルの第一のクロック周期の第一の部分の間に前記
ＡＬＵ出力信号に応答し、もしくは選択された機械サイ
クルの第一のクロック周期の第一の部分の間にデータバ
スからの到来オペランド信号に応答し、また宛先入力信
号を供給するためまた記憶レジスタを選択するため第一
のクロック周期の第二の部分の間に記憶レジスタを選択
するため、また源入力信号を供給するため第一のクロッ
ク周期の第二の部分の間に記憶レジスタを選択するため
、前記制御手段からの前記制御信号の一つ又はそれ以上
に応答する、複数個の記憶レジスタを有するレジスタフ
ァイルと、 選択された記憶レジスタのなかに信号情報を記憶するた
め、また前記ＡＬＵにより演算されるべき宛先出力信号
としてもしくはデータバス上の出力オペランド信号とし
て使用するため第二のクロック周期の第一の部分で開始
する宛先出力信号として前記記憶された情報を供給する
ため、前記宛先入力信号に応答する宛先レジスタと、 選択された記憶レジスタのなかに信号情報を記憶するた
め、またいずれも第二のクロック周期の第一の部分で開
始して供給される、前記ＡＬＵにより演算されるべき源
出力信号もしくはオペランドアドレスバス上の出力オペ
ランドアドレス信号として前記の記憶された源信号を供
給するため、前記源入力信号に応答する源レジスタと、 第一の選択信号に応答して、第二のクロック周期の第一
の部分の間に始動する前記ＡＬＵに前記第一の入力信号
として前記源出力信号もしくは前記命令信号を供給する
ため、選択された機械サイクルの間に、前記源レジスタ
により供給される前記源出力信号と先の機械サイクルの
間に記憶された前記命令信号とに応答する第一のマルチ
プレクサ手段と、 第二の選択信号に応答して、第二のクロック周期の第一
の部分の間に始動する前記ＡＬＵに前記第二の入力信号
として前記アキュムレータからの前記ＡＬＵ出力信号、
前記宛先出力信号もしくは前記命令アドレス信号を供給
するため、選択された機械サイクルの間に、前記アキュ
ムレータからの前記ＡＬＵ出力信号と前記宛先により供
給される宛先出力信号と前記命令カウンタのなかに記憶
された前記命令アドレス信号とに応答する第二のマルチ
プレクサ手段と を含んでいることを特徴とする信号プロセッサ。 - （６）縮小命令集合マイクロプロセッサに於いて、外部
命令バスから命令信号を受信するための命令バス入力ポ
ートと、 データ信号をそれぞれ外部データバスから受信し且つそ
れへ供給するためのデータポートと、データ信号をそれ
ぞれデータポートから探索し且つそれへ供給するため前
記命令信号に応答する中央プロセッサユニットと を含んでいることを特徴とするマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US94145086A | 1986-12-15 | 1986-12-15 | |
| US941,450 | 1986-12-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63192135A true JPS63192135A (ja) | 1988-08-09 |
Family
ID=25476480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317311A Pending JPS63192135A (ja) | 1986-12-15 | 1987-12-15 | 信号処理方法、信号プロセッサ、その設計方法及びマイクロプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0272198A3 (ja) |
| JP (1) | JPS63192135A (ja) |
| KR (1) | KR880008148A (ja) |
| CA (1) | CA1278382C (ja) |
| IL (1) | IL84821A (ja) |
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Family Cites Families (1)
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1987
- 1987-12-14 IL IL84821A patent/IL84821A/xx not_active IP Right Cessation
- 1987-12-14 EP EP19870630268 patent/EP0272198A3/en not_active Withdrawn
- 1987-12-14 CA CA000554296A patent/CA1278382C/en not_active Expired - Lifetime
- 1987-12-15 KR KR870014400A patent/KR880008148A/ko not_active Withdrawn
- 1987-12-15 JP JP62317311A patent/JPS63192135A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| IL84821A0 (en) | 1988-06-30 |
| KR880008148A (ko) | 1988-08-30 |
| EP0272198A2 (en) | 1988-06-22 |
| CA1278382C (en) | 1990-12-27 |
| IL84821A (en) | 1992-07-15 |
| EP0272198A3 (en) | 1991-10-16 |
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