JPS63193253A - データ処理装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はデータ処理装置、特に、パイプライン形マイ
クロプロセッサによるメモリ・マップ形人力／出力参照
の検出および特別な処理に関する。

従来技術及び発明が解決しようとする問題１、普通のデ
ィジタル形データ処理装置のアーキテクチュアでは、モ
デム、プリンタまたは表示装置のような周辺装置は、メ
モリ・マップ形人力／出力（Ｉｌｏ）と呼ばれる方式に
よってアクセスされる。

この方式では、普通のメモリ位置の読取および書込みの
ために実行されるのと同じ命令を実行することにより、
周辺装置の中にある制御レジスタが中央処理装置によっ
て読取られ且つ書込まれる。

しかし、成る周辺装置の読取および書込みには、メモリ
の読取および書込みの特性とはｙ＋！なる特別の特性が
関係している。

例えば、周辺装置内の制御レジスタを読取ることにより
、同じレジスタに対する、または同じ装置内の別のレジ
スタに対する次の参照時に読取られる値が変ることがあ
る。直列形通信制御装置および先入れ先出しメモリは６
通この形で動作づ−る。

同様に、周辺装置内の制御レジスタに書込むことにより
、異なるレジスタから読取った値が変ることがある。例
えば、ナショナル・セミコンダクタ・コーポレーション
のＮＳ　３２２０２割込み制御装置の場合、ＮＳ　３２
２０２からカウンタの値を読取る前に、別の制御レジス
タに書込むことによって、カウンタの値を凍結すること
が先づ必要である。

周辺装置のこういう特別の特性は、命令を逐次的に実行
されるように設計された現在利用しつるマイクロプロセ
ッサのようなデータ処理装置では、何等重大な問題を生
じない。

しかし、更に複雑な高性能の装置は、「パイプライン」
形にいくつかの命令を同時に実行する。

こういう形式の装置では、装置のプログラムが正しく実
行されるように保証するために、Ｉｌｏ　参照に対して
特別の処理手順を守らなければならない。

例えば、パイプライン形コンピュータは、任意の順序で
相異なるメモリ位置に対する読取および店込みを行なう
ことができるが、周辺装置に対する参照は、実行プログ
ラムの含意する特定の順序で行なわなければならない。

ヒユーレット・パラカード・スペクトル系列のコンピュ
ータおよびディジタル・イクイツプメント・コーポレー
ション（７）　ＶＡＸ−１１／　７５０　＝＋　ンｅ’
−Ｌ−タのアーキテクチュアのようなデータ処理装置の
アーキテクチュアｌａ、メモリ・マップ形Ｉ１０参照を
検出して特別の処理を適用づるパイプライン形の設計で
開発されている。こういう装置では、コンビコータのメ
モリ・アドレス空間の一部分が特に１７０に専用になっ
てＪ３す、こうして周辺装（ｒＩの場所は一定範囲のア
ドレスに制限される。

今述べたように、Ｉ１０参照の問題がマイク１ココンピ
ユーウ・アーキテクチュアで取上げられているが、現在
利用しうるマイクロブ０セツリ・アーキテクチュアは、
Ｉｌｏに対する専用のメモリ・アドレス空間が烈く、ま
たはメモリ・マップ形Ｉ１０参照を検出する形になって
いない。そのため、高性能のためにパイプライン形にな
っているマイクロブ０セツリの設計で、メモリ・マップ
形Ｉ／Ｏを支援づるアーキテクチュアを提供づることが
必要である。

しかし、マイクロプロセッサ・アーキテクチュアが、上
に述べたようにメモリ・アドレス空間の一部分をＩｌｏ
に専用にするという方法だけに頼ることは、そうすると
、任意の場所に接続された周辺装置を用いて既に開発さ
れている装置とのマイクロプロセッサの両立性がなくな
るために、受容れることができない。

間　点を　決するための この発明の目的は、周辺装置を任意のアドレスに配置す
ることができるようにしながら、メモリ・マップ形Ｉ１
０参照を検出して処理する方法を含むマイクロプロセッ
サ・アーキテクチュアを提供することである。

この発明の別の目的は、パイプライン形アーキデクチュ
アを利用する任意のコンピュータまたはマイクロプロセ
ッサに適用することができるような、メモリ・マップ形
Ｉ１０参照を検出して処理する方法を提供することであ
る。

この発明の上記ならびにその他の目的が、メモリ・マッ
プ形Ｉ／Ｏを処理する新規な方法を支援するマイクロプ
ロセッサを提供することによって達成される。

この発明の方法はマイクロプロセッサの外部インターフ
ェースに２つの信号を用いる。マイクロプロセッサが読
取バス・サイクルを発生するとき、次に述べる２つの条
件の何れかが満たされない場合、マイクロプロセッサは
Ｉ１０１０禁止出力信も作動する。１番目に、周辺ボー
トからの読取によって、同じボートに対する次の参照時
に読取られる値が変るおそれがあることであり、これは
「破壊的な読取」と呼ばれる特性である。ここで説明す
るマイクロプロセッサはパイプライン形プロセッサであ
るから、前の命令をまだ実行している間に、別の命令に
対する原始オペランドを読取ることができる。前の命令
がトラップを招くことがあり、割込みが確認されること
があり、或いは制御の流れがその他の形で変ることがあ
るから、命令を実行するより前の原始オペランドの破壊
的な読取′を避けることが１番目の条件である。２番目
に、周辺ボートに対する書込みにより、異なる周辺ボー
トから読取られた値が変るおそれがあり、これは「書込
みの副作用」と呼ばれる特性である。

マイクロプロセッサは、そのパイプライン形アーキテク
チュアのため、アドレスが読取および書込み参照の間の
依存性を示さない限り、前の命令の結果を書込む前に、
別の命令に対づる原始オペランドを読取ることがある。

従って、幽込み副作用を持つ周辺装置に対する読取およ
び丙込みの参照は１、命令が実行される順序で行なわな
ければならないというのが２番目の条件である。

Ｉ１０禁止出力は、周辺装置がアドレスされた場合、現
在のバス・サイクルを無視すべきであることを示す。

更に、「破壊的な読取」または「書込みの副作用」を持
つボートを用いて構成された周辺装置に対して参照する
とき、Ｉ１０復号八力信号を作動する。Ｔ２Ｏ復号入力
は、現在のバス・サイクルによって周辺装置がアドレス
されていることをマイクロプロセッサに知らせる。

マイクロプロセッサが、Ｉｌｏ　＠９入力信号と１１０
禁止出力信号の両方が作動されていることを検出すると
き、それはバス・サイクルの間に読取られたデータを廃
棄し、命令の実行を直列化する。

その後、マイクロプロセッサが読取バス・サイクルを再
び発生し、今度はＩｌｏに対する２つの条件を満たし、
こうしてＩ１０１０禁止出力信不作動にする。

この発明のその他の目的、特徴および利点は、以下図面
について詳しく説明するところから明らかになろう。

９ましい−のましい１ 第１図は任意の場所に周辺装置を接続する融通性を保ち
ながら、パイプライン形アーキテクチュアでメモリ・マ
ップ形人力／出力（Ｉｌｏ）　！照を検出して処理する
方法を実施するマイクロプロセッサ（ＣＰＵ）　（１０
）の全体的なアーキテクチュアを示す。

ＣＰＵ（１０）が外部メモリおよび計算クラスタ内のそ
の他の装置との連絡のためのバス・サイクルを開始して
、命令を取出し、データを読取り且つ書込み、浮動小数
点動作を行ない、例外の要請に応答する。

ＣＰＵ（１Ｇ）　カ、２０８１１Ｚ　ｒ、１０ＭＩＰＳ
　（１秒アタリ１００万個の命令）まで実行し１与る４
段形命令パイプライン（１２）を含む。パイプライン（
１２）と共に命令およびデータに対するパイプライン（
１２）の強い需要を支援する３つの記憶バッファがチッ
プ上に集積されている。記憶バッファが５１２バイトの
命令キ１！ツシュ（１４）、１，０２４バイトのデータ
・キャッシュ（１６）、および６４エントリの変換バッ
ファを含み、これがメモリ管理装置（）１８０）　（１
８）の中に含まれている。８８１１（１８）の主な機能
は、メモリ参照の要請を調停し、仮想アドレスを実アド
レスに変換することである。集積バス・インターフェー
ス装置（Ｂｌｔｌ）（２０）が外部参照のためのバス・
サイクルを制御する。

ギｔ７ツシユおよびメモリ管理機能を命令パイプライン
（１２）と同じチップ上に配置することにより、あらゆ
る用途に対し、メモリ・アクセス時間および帯域幅を改
善することにより、優れたコスト／性能が得られる。

ＣＰｊｌ（１０）　ハ、割込み制御装置（ＩｃＵ）（２
４）　　（例えばＮ５３２２０２）のようイ【利用し得
る周辺装４とも両立性がある。ＣＰＵ（１０）に対する
ＩＣＵインターフェースは完全に非同期であり、このた
め、ＩＣＵ（２４）をＣＰＵ（１０）よりも一層低い周
波数で動作させることができる。

ＣＰＩＩ（１０）はまたそれ自身のクロック発生器を持
っている。従って、タイミング制御装置を必要としない
。

ＣＰＵ（１０）が外部キャッシュ・メモリ（２５）なら
びに１゛バス監祝」回路（２６）の両方を支援りる、こ
の回路は内部データの一貫性を保つのを助ける。

第２図、に示すように、ＣＰＵ（１０）は、バスのタイ
ミングＪ３よび制御、キャッシュの制御、例外の要請お
よびその他の機能のために、１１４個のインターフェー
ス信号を持っている。下記のリストは、ｃｐｕ（ｉｏ）
インターフェース信号の機能をまとめたものである。

入力信号 ８八ＣＫ　　　　バースト確認（アクティブロー、即ら
、低で作用）。バースト要請に応答して 作用する時、メモリがバースト・サイ クルを支援することを示す。

ＢＡＲバスの誤り（低で作用）。現在のバス・サイクル
の間、誤りが検出された ことをＣＰＵ（１０）に知らせる。

ＢＲＴ　　　　バスの再試行（低で作用）。ＣＰ　１１
　（１０）が現在のバス・サイクルをもう１回道 行しな（プればならないことを示す。

ＢＷＯ−ＢＷｌ　　バスの幅（２木の符舅化された線）
。

これらの線が、下記の表１に示すよう に、各々のデータ転送に対するバスの 幅（Ｂ、ｉｓまたは３２ビツト）を定める。

表　　　　１ Ｃ１＾ｏ−ｃｒΔ６キヤツシユ無効アドレス（７木の符
号化された線）。キャッシュ無効アド レスがＣＩＡバスに出る。表２が、ｃｐｕ（１０）の各
々の内部キャッシュに関連するＣ１八線を示す。

表　　　　２ ＣＩ■　　　　キャッシュ入力禁止（アクディプハイ、
即ち、高で作用）。現在のバス・サイ クルのメモリ参照がキャッシュ可能で ないことをＣＰＵ（１０）に知らゼる。

ＣＩＮＶＥ　　　キャッシュ無効付能。外部キャッシュ
無効の選択か或いは試験モード動作が 選択されたかを決定する入力。

ＣＬＫ　　　　り［］ツク。ＣＰＵ（１０）に対する全
てのタイミングを取出すのに使われる入力ク ロック。

０８Ｇ　　　　デバッグ・トラップ要請（立下りで作動
）。この信号の５から低への変化が トラップ（ＤＢＧ）を生じる。

１１０　Ｌ　Ｄ　　　　保持要請（低で作用）。直接メ
モリ・アクセス装置（０１４八）のためまたはマルチブ
ロセッリ用にバスを解放するよう ニｃｐｕ（ｉｏ）　ニ要Ｈｎ　する。

ＩＮＴ　　　　割込み（低で作用）。マスク可能な割込
み要請。

ＩＮＶＳＥＴ　　　組無効（低で作用）。低である時、
デツプ上のキＩＩツシュ内のある組だ けが無効にされる。高であるとき、 キャッジ１全体が無効にされる。

ＩＮＶＤＣデータ・キャッシュ無効（低で作用）。

低である時、データ・キレッシュ内で 無効作用が行なわれる。

ＩＮＶＩＣ命令キャッシュ無効（低で作用）。低である
時、命令キＶツシュ内で無効作 用が行なわれる。

１００ＥＣＩ１０復号（低で作用）。周辺装置が現在の
バス・サイクルによってアド レスされたことをＣＰＵ（１０）に知らせる。

ＮＨＩ　　　　マスク出来ない割込み（立下りで作＠Ｊ
）。この信号の高から低への変化が、マスクできない割
込みをｇ５Ｍする。

１１ＤＹ　　　　用意完了（高で作用）。この信号が作
動されていない間、ＣＰＵ（１０）は遅いメモリまたは
周辺装置を支援するために、現在のバス・サイクルを延
長する。

Ｒ３Ｔ　　　　’Ｊｔット（低で作用）　。ＣＰＵ（１
０）　ヲ初期設定り゛るためのりヒツトの例外を発生す
る。

５ＤＯＮＥ　　　スレーブ済み（低で作用）。スレーブ
・プロセッサが命令の実行を完了し たことをＣＰＵ（１０）に知らせる。

５ＴＲＡＰ　　　スレーブ・トラップ（低で作用）。ス
レーブ・プロセッサが、命令を実行し ている間に、トラップ状態を検出した ことをＣＰＵ（１０）に知らせる。

瓜ヲＬ」Ｌ旦 ＡＱ−＾３１　　　アドレス・バス（３状態、３２本の
線）。

バス・サイクルの間、３２ビツト・アドレスを転送する
。＾０が最下位ビットを転送する。

＾ＤＳ　　　　アドレス・ストローブ（低で作用、３状
態）。バス・サイクルが開始され、 有効アドレスがアドレス・バスにある ことを知らせる。

ＢＥＯ−ＢＥ３バイト付能何面で作用、３状態、４本の
線）。表３に示づ゛ように、データ・バスの各々のバイ
トの転送ができるよ うにする信号。

表　　　　　３ 作用、３状態）。現在のバス・サイク ルが有効であること、即ち、バス・サ イクルが取消されなかったことを示す。

バス・サイクル中でＣＯＮ　Ｆよりも早く利用し得る。

ｎ　　　　ブレーク点（低で作用）。ＣＰＵ（１０）が
デバッグ状態を検出したことを知らせ る。

ＢＲ［Ｑ　　　　バーストＹｌ請（低で作用、３状［）
。

ＣＰＵ（１０）がバースト・サイクルを遂行することを
Ｍ　ｍしていることを示す。

ＢＵＳＣＬに　　バス・クロック。バスのタイミングの
ための出力クロック。

ＣＵＳＥＣキャッシュ区間（３状態）。キｔ！ツシュ可
能なデータ読取バス・サイクル に対し、チップ上のデータ・キャッ シュ（１８）のうち、データが入れられる区間を示す。

ＣＩＯキャッシュ禁止（高で作用）。現在のバス・サイ
クルのメモリ参照がキャッ シュ可能でないというｃｐｕ（ｉｏ）による表示。レベ
ル−２のページ・テーブ ル・エントリ中のＣＩ−ビットによって制御される。

ＣＯＮ　Ｆ　　　　バス・サイクル確認（低で作用、３
状態）。ＡＤＳで開始されたバス・サイクルが有効であ
ること、即ち、バス・サ イクルが取消されていないことを知ら せる。

００１Ｎ　　　　データ入力方向く低で作用、３状態）
。

データ・バスにおける転送方向を示す。

バス・サイクルの間に低である時、 ＣＰＵ　１０がデータを読取っていることを示す。バス
・サイクルの間高である時、ｃｐｕｉｏがデータを書込
んでいることを示す。

１１ＬＤＡ　　　　保持確認（低で作用）。１−ＨＯＬ
Ｄ入力に応答して、ＣＰＵｌ０によって作動され、ＣＰ
Ｕ　１０がバスを解放したことを示す。

１１．０　　　　インターロック形パス・サイクル（低
で作用）。インターロック保護を伴う 一連のバス・サイクルが進行中である ことを示す。

１０ＩＮＩＩ　　　Ｉ１０禁止（低で作用）。周辺装置
がアドレスされた場合、現在のバス・サイ クルを無視すべきであることを示す。

ＩＳＦ　　　　内部逐次取出し。ＰＦＳと共に、実行を
開始覆る命令が逐次形（［ＳＦ−低）または非逐次形（
ＩＳＦ＝高）であることを示す。

Ｐ［Ｓ　　　　プログラム・フロー状態（低で作用）。

この信号のパルスは、各々の命令に対 する実行の開始を示す。

ＳＰＣスレーブ・プロセッサ制６（ｌ（低で作用）。ス
レーブ・プロセッサのバス・ サイクルに対するデータ・ストロー ブ。

５ＴＯ−３Ｔ４　　状態（５本の符号化された線）。バ
ス・サイクル状態コード。ＳＴＯは最下位ビットである
。符号化が表４に示さ れている。

Ｕ／Ｓ　　　　ユーザ／スーパバイザ（３状１ｍ）。

ユーザ・モード（Ｕ／Ｓ＝高）またはスーパバイザ・モ
ード（Ｕ／Ｓ＝低）であることを示す。

両方向信号 Ｄｏ−０３１データ・バス（３状態、３２本の線）。

バス・サイクルの間、８．１６または３２個のデータ・
ビットを転送する。ＤＯが最下位ビットを転送する。

第３図について説明すると、ＣＰＵ（１０）は内部では
８個の主要な機能装置として構成されており、これらは
並列に動作して、命令を実行するために次の動作を行な
う。予備取出し、復号、実効アドレスの計算、原始オペ
ランドの読取り、結果を読取ってレジスタに記憶、結果
をメモリに記憶。

ローダ（２８）が命令の予備取出しを行ない、アドレス
装置（３０）および実行装置（３２）で使うためにそれ
らを復号する。ローダ（２８）が命令キャッシュ（１４
）からＩＢＵＳバスを介して受取った命令を８バイト命
令持ち行列に転送する。ローダ（２８）は各々のサイク
ルで命令フィールドを取出すことができる。

「フィールド」は動作コード（アドレス・モード指定子
を含めて１乃至３バイト）、変位値または即値のいずれ
かを意味する。ローダ（２８）が、動作コードを復号し
て初期マイクロコード・アドレスを発生し、それが［＾
口Ｒバスを介して実行装置（３２）に送られる。復号さ
れた一般アドレス・モードがへ〇〇Ｓバスを介してアド
レス装置Ｉ　（３ｏ）に送られる。

変位値がＤＩＳＰバスを介してアドレス装置（３ｏ）に
送られる。即値がＧＣＢＵＳバスに利用できる。

アドレス装置（３０）が、専用３２ビツト加算器を用い
て実効アドレスを計算し、実行装置（３２）に対して原
始オペランドを読取る。アドレス装置（３０）が、レジ
スタ・ファイル（３４）からＧＣＢＵＳへのボートを制
御する。このボートを介して、基底値および指標値をア
ドレス加算器に転送し、データ値を実行装置（３２）に
転送する。オペランド参照用の実効アドレスが、仮想ア
ドレス・バスであるＧＶＡバスを介してＨＨＵ（１８）
およびデータ・キャッシュ（１６）に転送される。

実行装置（３２）がデータ通路と、命令を実行し且つ例
外を処理するためのマイクロコード形制御装置を含んで
いる。このデータ通路は３２ビツト簿術論理装置（ＡＬ
Ｕ）、３２ビツト・バレル・シフター、８ビツト優先順
位符号器および多数のカウンタを含む。実行装置（３２
）に設けられた特殊用ハードウェアが乗樟を支援し、絶
対値の小さい乗数に対する最適化を伴って１サイクル毎
に１ビツトを引込める。

実行装置（３２）が結果を記憶するＧＮＡバスからレジ
スタ・ファイル（３４）へのボートを制御する。

ＧＮＡバスは、レジスタ・ファイル（３４）に含まれて
いる多数の専用レジスタ、同じような形式レジスタ、及
び割込み基底レジスタの値を読取るためにも、実行装置
（３２）によって使われる。２−エントリ・データ・バ
ッファは、実行装置（３２）が、１つの命令の実行と、
前の命令に対する結果をメモリに記憶することをオーバ
ラップすることができるようにする。ＧＶＡバスは、複
雑な命令（例えばストリング動作）に対するメモリ参照
を実行するため並びに例外の処理のために、実行装置ａ
（３２）によって使われる。

レジスタ・ファイル（３４）は２重ボートを用い、ＧＣ
ＢＵＳに対するアドレス装置（３０）の読取アクセス・
と、ＧＮＡバスに対する実行装置（３２）の読取／書込
みアクセスができるようにする。レジスタ・ファイル（
３４）は、汎用レジスタ、専用レジスタ、およびアドレ
ス装置（３０）と実行装！（３２）に対するプログラム
・カウンタの値を保持する。

８８１１（１ｇ）はＣＰｔ１（１０）のメモリ管理機能
と両立性を持つ。命令キャッシュ（１４）、アドレス装
置（３０）および実行装置（３２）が、メモリ参照のた
めに、Ｈ）１１１（１８）に対して要請をする。８８υ
（１８）がこれらの要請を調停し、ＧＶ＾バスに仮想ア
ドレスを転送するためにアクセスを許す。ＨＨＵ（１８
）がＧＶ八ババスら受取った仮想アドレスを、その内部
の変換バッファを用いて、対応する実アドレスに変換す
る。

ＨＨＩＪ（１８）がＨＰＡバスの実アドレスを、命令ま
たはデータのどちらを参照しているかに応じて、命令キ
ＩＩツシュ（１４）またはデータ・キＩｌツシュ（１６
）に対して転送する。実アドレスが外部バス・サイクル
のために、ＢＩｌｌ（２０）にも転送される。

バス・インターフェース装置（ＢＩＤ）（２０）が、命
令キｔ７ツシユ（１４）、アドレス装置（３０）および
実行装ｆｆ１（３２）による参照のために、バス・サイ
クルを制御する。ＢＩＵ（２０）は外部参照のための３
−エントリ・バッファを持っている。このため、たとえ
ば、ＢＩＵ（２０）は命令取出しのためのバス・サイク
ルを実行しながら、別のバス・す、イクルに対する情報
を保持し、メモリに古込むと同時に、次の読取りデータ
を受取ることができる。

第４図について説明すると、命令キャッシュ（１４）が
直接マツプ構成で５１２バイトを記憶している。参照命
令のアドレスのビット６乃至８が、８個の組のうちの１
つを選択する。各組は１６バイト、叩らコードの４個の
二重ワードと、その相に記憶される位置に対する実アド
レスの最上位の２３ビツトで構成されたアドレス・タグ
を保持するログとを持っている。二車ワード毎に有効ビ
ットが付設されている。

命令キャッシュ（１４）は１６バイトの命令バッファを
も持ら、それから１サイクル毎にコードの３２ビツトを
ＩＢＵＳを介してローダ（２８）へ転送することができ
る。所望の命令が命令キトツシュ（１４）に見つかった
場合に（゛ヒツト′）、命令バッファは命令キャッシュ
（１４）の選ばれた組からロードされる。ミスの場合、
命令キャッシュ（１４）がＧＶＡバス上の１友けている
二重ワードのアドレスを）ＩＨＵ（１８）に転送し、こ
れがそのアドレスをＢＩＤ（２０）用に変換Ｊ−ル。Ｂ
Ｉｌｌ（２０）が、後述する通り、ＧＯＤ　Ｉバスを介
して外部メモリから命令バッファをロードするためのバ
ースト読取サイクルを開始する。その後、命令バッファ
が命令キャッシュ（１４）の１つの組に占込まれる。

命令キャッシュ（１４）が、命令ストリームの次の二車
ワードの予備取出しを行なうための仮想アドレスおよび
実アドレスの両方に対するカウンタを持っている。命令
キｔ・ツシコ（１４）が新しい命令ストリームからの予
備取出しを開始しなければならない時、新しいストリー
ムに対する仮想アドレスがローダ（２８）からＪＢＵＳ
を介して転送される。

新しいページに交差するとき、命令キャッシュ（１４）
がＧＶＡＶスを介して仮想アドレスを８１４υ（１８）
に転送し、）４Ｐ＾バスを介して実アドレスを受取る。

命令キャッシュ（１４）はまたその内容を一定位置に固
定するための動作モードを支援する。この特徴は、形式
レジスタにある命令キャッシュ固定（ＬＩＣ）ビットを
セットすることによって付能される。これを実時間シス
テムで使って、最も重要なルーチンに対する速いチップ
上のアクセスができる。命令キャッシュ（１４）は、形
式レジスタにある命令キャッシュ付能（ＩＣ）８次ビッ
トをセットすることによって、付能することができる。

データ・キャッシュ（１６）が、第５図に示すように、
２通りの紺と連想する構成で、　１，０２４バイトのデ
ータを記憶している。各相は、１６バイトを含む２エン
トリと２つのエントリに記憶される位置に対する実アド
レスの最上位の２３ビツトを持つ２つのタグとをを持っ
ている。二重ワード毎に有効ビットが付設されている。

データ・キャッシュ（１６）をアクセスするタイミング
が第６図に示されている。最初に、ＧＶＡＶスの仮想ア
ドレス・ビット４乃至８を使って、データ・キャッシュ
（１６）内の適当な組を選択し、２エントリを読取る。

同時に、ＨＨＵ（１８）が仮想アドレスを変換し、実ア
ドレスをＨＰ＾バスを介してデータ・キャッシュ（１６
）およびＢＩｌｌ（２０）に転送している。その後、デ
ータ・キャッシュ（１６）が２つのアドレス・タグを実
アドレスと比較し、これに対してＢ　Ｉ　１１　（２０
）が、外部メモリからデータを読取るための外部バス・
ナイクルを開始する。参照がヒツトであれば、選択され
たデータがデータ・キャッシュ（１６）によって調整さ
れ、ＧＤＡＴＡバスを介して実行装置（３２）ニ転送さ
れ、ＢＩＤ（２０）がＢＩＴおよびＣＯＮ　Ｆ信号を出
さないで外部バス・サイクルを取消す。参照がミスであ
れば、１％１０　（２０）が外部バス・サイクルを完了
し、外部メモリからのデータを実行装置（３２）および
データ・キャッシュ（１６）に転送し、キャッシュはそ
のキャッシュ・エントリを更新する。ヒツトである参照
では、データ・キャッシュ（１６）は１サイクル当たり
１個の二重ワードのスルーブツトを保つことができ、１
゜５サイクルの潜在能力を持つ。

データ・キャッシュ（１６）は山写しキャッシュである
。メモリの書込み参照では、データ・キャッシュ（１６
）は参照がヒツトであるかどうかを検査する。ヒツトで
あれば、キャッシュの内容を更新する。ヒツトまたはミ
スの場合、Ｂｉｔｌ（２０）がデータを外部メモリに書
写す。命令キャッシュ（１４）と同じく、データ・キャ
ッシュ（１６）がその内容を一定位置に固定する動作モ
ードを支援する。この特徴は、構成レジスタのデータ・
キャッシュ固定（ＬＤＣ）ビットをセットすることによ
って付能される。これを実時間システムで用いて、最も
重要なデータ位置に対するチップ上の速いアクセスがで
きる。

データ・キャッシュ（１６）は、形式レジスタのデータ
・キャッシュ付能（ＯＣ）ビットをセットすることによ
って付能することができる。

ｃｐｕ（ｉｏ）が、ＣＰＵ（１０）　（７）動作速爪の
２倍ノ周波数を持つ単相入力クロックＣ［にを受取る。

例えば入力クロックの周波数は、２０８８７で動作する
ＣＰＵ（１Ｇ）ｒハ、４０８１１Ｚ　ｔ−アル、、ＣＰ
Ｕ（１０）　カＣＬＫ　入力ヲ２で除し、重ならない２
相ＰＩ１１１およびＰＩＩ！２で構成される内部クロッ
クを求める。ｃｐｕ（ｉｏ）がＢＵＳＣＬに出力信号の
ＰＨ１１を駆動する。

第７図は、Ｃ［に入力とａｕｓｃｔに出力信号の間の関
係を示す。

第８図に示すように、ａｕｓｃｔに出力のことごとくの
立上りが、ＣＰＵ（１０）のタイミング状態（ＩＴ状態
」）の変化を定める。バス・サイクルは、関連する時間
線図にＴＩ、　Ｔ２および７２Ｂと記した一連の王状態
の間に起こる。バス・サイクルの間にアイドルＴ状態（
Ｔｉ）があることがある。ＣＬＫ入力に対するＢＵＳＣ
Ｌに出力の位相関係はリセットの時に設定することがで
きる。

外部メモリおよび周辺装置から読取りまたはそれに出込
むために、ＣＰＵ（１０）によって行なわれる基本バス
・サイクルは、Ｔ１おにびＴ２と呼ぶバス・クロックの
２サイクルの間に行なわれる。基本バス・サイクルは、
２つの理由で、２クロツク・サイクルを越えて延長する
ことができる。第１に、遅いメモリおよび周辺装置を待
つために、付加的な■２サイクルを追加することができ
る。第２に、外部メモリから読取る時、バースト・サイ
クル（［Ｔ２ＢＪと呼ばれる）を使って、相次ぐ位置か
ら多数の二車ワードを転送することができる。

「持ち」状態がない基本読取および囚込みバス・サイク
ルのタイミングが、夫々第８図および第９図に示される
。読取および書込みの両方のバス・サイクルで、ＣＰＵ
（１０）が、Ｔ１の前半の間、バス・サイクルの開始を
示すアドレス・ストローブＡＤＳを出す。Ｔ１の開始か
らバス・サイクルの完了マチ、ＣＰＵ（１０）が状態（
ＳＴＯ−３Ｔ４）　、バイト付能（ＢＥＯ−ＢＦ２）　
、データ入力方向（ＤＤＩＮ）　、キャッシュ禁止（Ｃ
ＩＯ）　、Ｉ１０禁止（ＩＯＩＮＩ＋　）　、およびキ
１７ツシユ区間（ＣＡＳＥＣ）信号に対づるアドレス・
バスおよびモ１１＠信号を駆動する。

バス・サイクルが取消されない場合（即ら、次のクロッ
クで１２が続く場合）　、ＣＰＵ（１０）がＴ１の間に
メモリ・トランザクション開始（ＢＨＴ）を出し、Ｔ１
の中心からバス・サイクルの完了まで、バス・サイクル
確認ＣＯ旧を出し、完了した時、ＣＯＮ　Ｆを否定する
。

Ｔ２（７）終りに、ｃｐｕ（ｉｏ）　Ｇｅｔ、ハス・サ
イ’）　、”、カ完了したことを示寸、ＲＤＹが作動状
態であることを標本化する。即ち、これ以上の付加的な
Ｔ２状態を追加してはならない。Ｔ２の後、次のバス・
サイクルに対するＴ１か、またはＣＰＵ（１０）が行な
うべきバス・サイクルがなければＴ１が続く。

第１０図に示すように、前に説明した基本読取および書
込みバス・サイクルは、更に長いアクセス時間を支援す
るように延長することが（゛ぎる。前に述べたように、
各々の１２状態の終りにｃｐｕ（ｉｏ）がＲＤＹを標本
化する。ＲＤＹが不作動であれば、もう１つのクロック
に対してＴ２を繰返すことにより、バス・サイクルを延
長する。最初より後の付加的なＴ２状態は「待ち」状態
と呼ばれる。第１０図は、２つの待ち状態を追加するこ
とによって、読取バス・サイクルを延長することを示し
ている。

第１１図に示づように、基本読取サイクルは、相次ぐメ
モリ位置から４つまでの二重ワードのバースト転送を支
援するために、延長することができる。バースト読取サ
イクルの間、最初の二重ワードが、基本読取サイクルと
同じく、一連の口および■２状！ぶの間に転送される。

この後の二重ワードは、“Ｔ２Ｂ　’　と呼ばれる状態
の間に転送される。

バースト・サイクルは、３２ビット幅のメモリから読取
るためにだけ使われる。

バースト読取サイクルに於ける転送の回数が、Ｔ２また
は丁２８状態の間、バースト要請ＢＲＦＱという出力信
号とバースト確認ＢへＣＫという入力信号の間のハンド
シェイクによって制御され、それが現で１の転送に続く
もう１回の転送を要請していることを示す。メモリがＢ
ＡＣＫを出して、それがもう１回の転送を支援すること
ができることを示す。第１１図は３回の転送のバースト
読取サイクルを示してオ’）、ＣＰＵ（１０）　ハ２２
回目転送の後、８　Ｉｔ　Ｅ　Ｑを否定にすることによ
り、この順序を終了づ−る。第１２図は２回の転送のバ
ースト・サイクルを示しており、これは２回目の転送の
間、ＢＡＣにが不作動であるときに装置によって終了さ
せられる。

バースト順序中の最初より後の各々の転送では、ＣＰＵ
（１０）がアドレス・ビット２および３をインクレメン
トして、次の二重ワードを選択する。第１２図に２回目
の転送について示されているように、ＣＰＵ（１０）が
各々のＴ２Ｂ状態の終りにＩＩＤＹを標本化し、ＩＩＩ
ＤＹが不作動であれば、バースト転送に対するアクセス
時間を延長する。

ｃｐｕ（ｉｏ）はチップ上の２つのキャッシュと外部メ
モリの間のデータの一員性を保つために多数の方式を用
いる。こういう方式を表５にまとめである。

第１図に示す外部の「バス監視」回路（２６）を使うこ
とにより、チップ上の２つのキャッシュと外部メモリの
間の一貫性を保証することができる。

回路（２６）は次の母線にインターフェース接続される
。

１、内部キャッシュ・エントリー（タグ〉を修正する情
報を求めるため、ならびにＣＰＵ（１０）の内部キャッ
シュ・タグの更新されたコピーを保持するために、ｃｐ
ｕ（ｉｏ）のアドレス・バスとＣＡＳＥＣ出力。

２）どの内部メモリ・アドレスを修正するかを検出づる
ために、システム・バス。

３、　ＩＮＶＳＥＴ、　ＩＮＶＤＣ、ＩＮＶＩＣｉ１３
よヒＣＩＡＯ−ＣＩＡ６信号で構成されるＣＰＵ（１０
）のキャッシュ無効バス。

バス監視回路（２６）が命令キャッシュ（１４）および
データ・主１フッシュ（１６）のエントリーのタグ・コ
ピーを持っている。システム・バスのメ七り書込みサイ
クルのアドレスが、バス監視回路（２６）の中にある１
つのタグと符合すると、バス監視回路（２６）からキャ
ッシュ無効バスを介してＣＰＵ（１０）に対して指令が
出され、適当な内部キャッシュにある対応するエントリ
ーを無効にする。ＣＰＵ（１０）による内部キャッシュ
・エントリーの無効化は１クロツク・サイクルしかかか
らず、ＣＩ’Ｕ（１０）の進行中のバス・サイクルを妨
げない。データ・キャッシュ（１Ｇ）は１度に３２バイ
トが無効にされるが、命令キャッシュ（１４）は１度に
１６バイトが無効にされる。

ＣＰＵ（１Ｇ）が用いるキャッシュ−真性方式は、係属
中の他の米国特許出願に記載されている。

命令を実行するため、ＣＰＵ（１０）は、そのアドレス
がプログラム・カウンタに入っている命令を最初に取出
し、その模この特定の命令に対する動作を遂行する。命
令を実行した後、プログラム・カウンタを２通りの一方
で更新して、次に実行すべき命令のアドレスを持つよう
にする。即ち、現在の命令が明白にプログラム・カウン
タをロードするか（ＪＵＭＰのように）または現在の命
令の長さによってインクレメントされる。

前に述べたように、ＣＰＵ（１０）は、４段の命令パイ
プライン（１２）で、いくつかの命令を同時に実行する
動作をオーバラップする。パイプライン（１２）の全体
的な構成が第１３図に示されている。実行装置（３２）
が１つの命令に対する結果を計算している闇、アドレス
装置（３０）が次の命令に対する実効アドレスを計算し
て、その原始オペランドを読取ることができ、ローダ（
２８）が３番目の命令を復号して、４番目の命令をその
８バイト持ち行列に予備取出しすることができる。

成る情況では、命令の実行がオーバラップする影響は、
厳密に逐次的に命令を実行する場合と異なることがある
。具体的にいうと、ＣＰＩｊ　（１０）によって行なわ
れるメモリ参照の順序が異なるようにみえることがある
が、次にこれを説明する。

命令を実行する間、ＣＰＵ（１Ｇ）は、命令を完全に取
出す前に、メモリから続く命令に対重る成る原始オペラ
ンドを読取ることができる。しかし、ＣＰＩＪ（１０）
は、その結果を古込む前に、常に命令の取出しおよび原
始オペランドの読取を完了する。

命令を実行するために、２つ以上のオペランドをメモリ
から読取らなければならないとき、オペランドは任意の
順序で読取ることができる。同様に、命令を実行するた
めに、２つ以上の結果オペランドをメモリに書込むとき
、オペランドは任意の順序で自込むことができる。

ＣＰＵ（１Ｇ）は、それまでの全ての命令が完全に取出
された後にのみ、命令の取出しを開始する。しかし、Ｃ
ＰＵ（１０）は、前の命令に対する全ての原始オペラン
ドが読取られ、結果が書込まれる前に、命令の取出しを
開始することがある。

ＣＰＵ（１０）は、それまでの全ての命令が取出され、
その原始オペランドが読取られた後にのみ、成る命令に
対する原始オペランドの読取を開始する。

命令に対する原始オペランドは、原始オペランドの値が
まだ書込まれていない結果に依存するときを除いて、前
の命令の全ての結果が書込まれる前に読取ることができ
る。ＣＰＵ（１０）が、原始オペランドの実アドレスお
よび長さを、まだ書込まれていない結果があれば、その
結果のアドレスおよび長さと比較し、原始オペランドが
依存性を持つ全ての結果の書込みの後まで、原始オペラ
ンドの読取を遅らせる。

更に、ＣＰＵ（１０）がメモリ・マップ形周辺ボートに
ある原始オペランドを同定し、メモリ・マップ形周辺ボ
ート向けのそれまでの全ての結果が書込まれる後まで、
こういうオペランドの読取を遅らせる。侵で説明するが
、この発明では、特別の処理手順により、メモリ・マッ
プ形Ｉ１０ボートに対する読取および書込み参照が、常
にプログラムが含意する順序で行なわれることを保証す
る。

ＣＰｔ１（１０）は、それまでの命令の全ての結果が書
込まれた後にのみ、命令に対する結果オペランドの書込
みを開始する。

いくつかの命令に対する動作をオーバラップする結果と
して、ＣＰＵ（１０）は、その命令を実行しないが（例
えば、前の命令がトラップを生じた場合）、命令を取出
し、その原始オペランドを読取ることができる。しかし
、成る命令に対する原始オペランドがメモリ・マップ形
周辺ボートにあることをＣＰｔ１（１Ｇ）が同定すると
、命令が実行される場合にのみ、原始オペランドを読取
る。

ＣＰＵ（１０）は、命令の取出しと前の命令の結果の書
込みとの間の依存性を検査しない。このため、所期の通
りに実行するためには、自己修正コードを特別に扱わな
ければならない。

前に述べたよ゛うに、成る周辺装置の特性およびＣＰＵ
（１０）のパイプライン（１２）で命令の実行がオーバ
ラップすることにより、メモリ・マップ形１１０参照に
は特別の扱いを適用することが必要であ。

Ｉ１０参照は、重要な２通りの点で、メモリ参照と異な
り１次の条件が課せられる。

１、周辺ボートから読取ることは、同じボートに対する
次の参照時に読取られる値を変えることがあり、これは
「破壊的な読取」と呼ばれる特性である。例えば、直列
形通信制御装置およびＦＩＦＯメモリは普通このように
動作する。前に説明したように、ＣＰｔ１（１０）は、
前の命令が実行されている間、別の命令に対する原始オ
ペランドを読取ることができる。前の命令によってトラ
ップが生ずるかもしれないし、割込みが確認されるかも
しれないし、或いはその他の形で制御の流れが変更され
るかもしれないので、命令の実行に先立って原始オペラ
ンドの破壊的な読取を避けることが必要条件である。

２）周辺ボートに古込むことは、異なる周辺ボートから
読取られる値を変えるおそれがあり、これは「書込みの
副作用」と呼ばれる特性である。

例えば、ＩＣＵ（２４）からカウンタの値を読取る前に
、別の制御レジスタに占込むことにより、その値を凍結
することが先づ必要である。しかし、前に説明したよう
に、そのアドレスが読取および書込み参照の間の依存性
を示さなければ、前の命令の結果を占込む前に、ＣＰＵ
（１０）が別の命令の原始オペランドを読取ることがで
きる。

従って、書込みの副作用を持つ周辺装置に対する読取お
よび書込み参照は、命令が実行される順序で行なわれる
ことが必要条件である。

ＣＰＵ（１０）がメモリ・マップ形Ｉ／Ｏを処理する２
つの方法を支援する。第１の方法は、この発明の方法で
あって、上に述べた両方の条件を満たし、メ七り・マツ
プ形周辺装置の場所に何の制約も加えない。第２の方法
は、戒込みの副作用に対する条件だけを満たし、メモリ
・マップ形Ｉ１０装置の場所を制限するが、破壊的な読
取ボートを持たない装置にとっては一層効率がよい。

メモリ・マップ形Ｉ／Ｏを処理するこの発明の方法は、
システム・インターフェースに２つの信号を用いる。Ｃ
ＰＵ（１０）が読取バス・サイクルを発生するとき、前
に記したＩ１０条件の何れかが満たされない場合、それ
がｒ１０禁止出力信号１０１ＮＨを作動Ｊる。叩ち、命
令を実行するのに先立って、または前の命令からの書込
みの係属中に、読取が起コル場合、ＣＰＵ（１０）がｌ
０ＩＮＨヲ作動スル。更に、参照が、破壊的な読取また
は書込みの副作用を持つボートを用いた周辺装置に対す
るものであるとき、Ｉ１０復号入力信号ｌ０ＤＥＣが作
動される。

１０１８Ｉ＋出力信号も作動状態である間に、ｌ０ＤＥ
Ｃ入力信号が作動状態であることをＣＰＵ（１０）が検
出すると、バス・サイクルの間に読取られたデータを廃
棄し、次に述べるように、命令の実行を直列化する。ｃ
ｐｕ（ｉｏ）が再び読取バス・サイクルを発生し、今度
はＩｌｏの条件を満たし、ｌ０ＩＮＩＩ出力を不作動状
態に駆動する。

メモリ・マップ型ｒ／Ｏを処理する第２の方法は、仮想
メモリの専用領域を使う。ＣＰｕ（１０）は、包括的に
ＦＦ０ＯＯＯＯＯ（１６進）乃至ＦＦＦＦＦＦＦＦ　（
１６進）の間の仮想アドレスが、メモリ・マップ形１１
０用であることを確認する。メモリ・マップ形Ｉ１０で
あると確認された場所に対する書込みの係属中、ＣＰｕ
（１０）は、やはりメモリ・マップ形Ｉ１０と確認され
たあらゆる場所からの読取を遅らせる。しかし、ＣＰＵ
（１０）は、メモリ・マップ形Ｉ１０位置に対する書込
みの係属中、普通のメモリ位置、すなわちＦＦ０ＯＯＯ
ＯＯ（１６進）未満のアドレスを持つメモリ位置から読
取ることができる。同様に、６通のメモリ位置に対する
占込みの係属中、ＣＰＵ（１０）はメモリ・マップ形Ｉ
１０の場所から読取ることかで・きる。

前に述べたように、ｌ０ＤＥＣ入力およびｌ０ＩＮＩ＋
出力の両方が作動状態であるような成る情況では、ＣＰ
Ｕ（１０）が命令の実行を直列化する。命令の実行を直
列化することは、ＣＰＵ（１０）がそれまでの全ての命
令の結果のメモリに対する書込みを完了し、その接法の
命令を取出して実行Ｊ゛ることを意味する。このため、
適当な命令を実行することによって、新しい値がプログ
ラム状態レジスタにロードされたとき、新しいプログラ
ム状態レジスタの値が、次の命令を取出して実行するた
めに使われる特権状態を決定する。

アドレス装置および実行装置ｆ（３０）、　（３２）は
、命令１個当り２サイクルのピーク速度で命令を処理す
ることができる。ローダは命令１個当り１サイクルのピ
ーク速度で命令を処理することができ、従って、アドレ
ス装置（３０）および実行装置（３２）に対して着実に
命令を供給するのが典型的である。

ローダ（２８）は、ブランチ命令または命令キャッシュ
のミスのために、命令ストリームにｌ！　ｊｙツブが生
じたときだけ、命令パイプライン（１２）のスルーブツ
トを壊す。

第１４図はアドレス装置（３０）および実行装置（３２
）によるメモリからレジスタへの２つの命令の実行を示
す。ｃｐｕ（１ｏ）は、大抵の普通の命令に対し、２ザ
イクルの実行速度を保つことができ、典型的には次の場
合にだけ、遅延を伴う。

１、キャッシュおよび変換バッファのミスおよび調整さ
れていない参照による記憶遅延。

２）命令パイプライン（１２）の段の間でのリソースの
コンテンションシ ３、ブランチ命令およびその他の非逐次的な命令の取出
し。

４、位取りした指標のような複雑なアドレス・［−ドお
よび除算のような複雑な動作。

第１５図はパイプライン（１２）のタイミングに対する
データ・キャッシュ（１６）のミスの影響を示す。

実行装置（３２）は、ＢＩＵ（２０）がデータを読取る
バス・サイクルを完了するまで、２サイクル涯延する。

第１６図はパイプライン（１２）のタイミングに対する
アドレス・レジスタのインターロックのｆｌ　ＹＷを示
す。１つの命令がレジスタを修正しており、次の命令が
アドレス計算のためにそのレジスタを使う。実行装置（
３２）がレジスタの更新を完了するまで、アドレス装ｆ
ｆｌ　（３０）は３サイクル遅延する。２番目の命令が
アドレス計算以外のデータの値のためにレジスタを使う
場合（例えば、ＡＤＤ口ＲＯ，Ｒ１）、実行装置（３２
）にある側路回路を使って、パイプライン（１２）の遅
延を避ける。

ローダ（２８）はブランチ命令を処理するための特別の
回路を持っている。ブランチ命令が復号されると、ロー
ダ（２８）が宛先アドレスを計算し、逐次形および非逐
次形命令ストリームの何れかを選択する。この選択は、
ブランチ命令の条件および方向に基づく。ブランチ命令
が採用されるとローダ（２８）が予測すると、宛先アド
レスがＪＢＵＳを介して命令キャッシュ（１４）に転送
される。ブランチ命令が採用されると予測されてもされ
なくても、ローダ（２８）は交代的な命令ストリームの
アドレスを保管する。後でブランチ命令が実行装！ｆ（
３２）に達し、そこで条件を解く。実行装置（３２）は
、ブランチ命令が採用されたかどうかをローダ（２８）
に知らせる。ブランチ命令の予測が正しくなかった場合
、パイプライン（１２）がフラッシュし、命令キャッシ
ュ（１４）は正しいストリングからの命令の予備取出し
を開始する。

第１７図はブランチ命令が採用されると正しく予測した
効果を示す。ローダ（２８）による命令の復号には、２
サイクルのギＶツブが起こる。パイプライン（１２）の
先頭におけるこのギャップは、完全に復号された１つの
命令がローダ（２８）とアドレス装Ｅ　（３０）の間で
バッファ作用を受けているため、ならびにパイプライン
（１２）の後の段で同時にこの他の遅延が起こりうるた
め、つまっている場合が多い。

第１８図はブランチ命令の解の予測が不正確である影響
を示す。実行装置（３２）で４サイクルのギャップが起
こる。

ＣＰＵ（１０）の動作に関するこの他の情報は、この出
願と同日に出Ｉｌ′ｉされた係属中の米国特許出願に記
載されている。

この発明を実施する時、ここで図示した実施例に種々の
変更を加えることができることを承知されたい。特許請
求の範囲にこの発明が限定されており、この請求範囲に
含まれる構成および方法およびその均等物はこの発明に
属することを承知されたい。

【図面の簡単な説明】

第１図はこの発明に従ってメモリ・マップ形Ｉ／Ｏを検
出して処理する方法を実施づるマイクロプロセッサ・ア
ーキテクチュアを全体的に示す簡略ブロック図、第２図
はマイクロプロセッサのインターフェース信号を示す図
、第３図はマイクロプロセッサの主要な機能装置および
相互接続バスを示す簡略ブロック図、第４図はマイクロ
プロセッサの命令キャッシュの構成を示づ簡略ブロック
図、第５図はマイクロブ［］セセラのデータ・キャッシ
ュの構成を示づ簡略ブロック図、第６図はマイクロブ０
セツサのデータ・キャッシュをアクセスするためのタイ
ミング順序を示１時間線図、第７図はマイクロプロセッ
サのＣＬに入力およびＢＩＩＳＣＬＫ出力信号の間の関
係を示づ時間線図、第８図はマイクロプロセッサの基本
読取４ノイクルを示す時間線図、第９図はマイクロプロ
セッサの基本回込みサイクルを示す時間線図、第１０図
は２持ちサイクルだけ延長した読取サイクルを示す時間
線図、第１１図は３回の転送を持ち、マイクロプロセッ
サによって終了させられるバースト読取ナイクルの時間
線図、第１２図は２回の転送を持ち、２番目の転送が１
持ち状態だけ延長してあって、マイクロプロセッサによ
って終了させられるバースト読取サイクルの時間線図、
第１３図はマイクロプロセッサの４段命令パイプライン
の全体的な構成を示す図、第１４図は内部データ・キャ
ッシュのヒツトに対するパイプラインのタイミングを示
す時間線図、第１５図は内部データ・キャッシュのミス
に対するパイプラインのタイミングを示Ｊ時間線図、第
１６図は命令パイプラインのタイミングに対するアドレ
ス・レジスタのインターロックの影響を示す時間線図、
第１７図はマイクロプロセッサの動作でブランチ命令が
採用されると正（く予測した効果を示す時間線図、第１
８図はマイクロプロセッサの動作でブランチ命令の解の
予測が正しくなかった影響を示す時間線図である。 １＝エロト−３ １Ｆエロー７ ４ｔｌａＴｉｌｎ　　　　　　　　　Ｔｌ　　　　　　
　　　　ｎ　　　　　　　　”ｎＸａＴ１王コエロト−
８ ＋ｄ−ｑ丁＃’ｆ４−　　　　　　　丁１　　　　　　
　　ｎ　　　　　　Ｔｉ！＋＄丁重１三１３−旧 Ｔ２　　　　　　　Ｔｌ 竹負４Ｔし１１　　　　　　丁１　　　　　　　　丁】
　　　　　　　（持ち）　　　　　（！Ｖリ　　　　η
又導ＴＩＦ工ＵＦＦｒ−１０ 竹ｔｓＴＵ−４Ｔｌ　　　　　ｎ　　　　　Ｔｅｌ　　
　　　Ｔｅｌ　　　　Ｔｉス１８ＴＩＩＦＩ口シ−１１
゜ ４ｔｌａＴＡ＜ＱＴ１丁７ｎｅｎｒ＋）ηＩ４丁ＩＦＩ
ロ’ｒ−−１２！ １　　４′＋　　　ヤ Ｎ＾２　＆　Ｎｄ　　　　　　　Ｎ４１１２／ｒ工Ｃ□
−１３ 入０００ポＦＰＩ、ＲＯ Ｉ；工ｒ：Ｅｒ−１４− ＡＤＤＤ　４（ＦＰ）、ＲＯ ■＝エロ？−１，６ Ｂｅｏｎｄ　Ｌｏ−ｂ４１ −Ｉ：　　ＡＤＤＤ截ＦＰ）、　ＲＯ Ｆ　Ｉ　［デ・１８

Claims (5)

【特許請求の範囲】
1. （１）パイプライン形の命令処理を実施する形式のデー
   タ処理装置において、周辺装置に対する入力／出力読取
   参照を検出して処理する手段を有し、このため、命令を
   実行する前、または前の命令に対する書込みの係属中に
   読取が発生したことを示すために第１の信号を作動し、
   周辺装置が破壊的な読取または書込みの副作用のいずれ
   かを伴うボートを用いることを示すために第２の信号を
   作動し、第１の信号および第２の信号の両方が作動され
   た場合、現在のバス・サイクルを無視するデータ処理装
   置。
2. （２）特許請求の範囲第１項に記載したデータ処理装置
   において、バス・サイクルの間に読取ったデータを廃棄
   し、命令の実行を直列化する手段を有するデータ処理装
   置。
3. （３）特許請求の範囲第２項に記載したデータ処理装置
   において、第２の信号が不作動である間、読取バス・サ
   イクルを再発生して、参照された周辺装置からデータを
   読取る手段を有するデータ処理装置。
4. （４）パイプライン形の命令処理を実施する形式のデー
   タ処理装置で、周辺装置に対する入力／出力読取参照を
   検出して処理する方法において、命令を実行するより前
   または前の命令に対する書込みの係属中に、読取が起こ
   った場合、第１の信号を作動し、参照された周辺装置が
   破壊的な読取または書込みの副作用のいずれかを伴うボ
   ートを用いる場合に第２の信号を作動し、第１の信号お
   よび第２の信号の両方が作動された場合、現在のバス・
   サイクイルを無視する工程を含む方法。
5. （５）パイプライン形データ処理装置でメモリ・マップ
   形Ｉ／Ｏを検出して処理する方法において、データ処理
   装置によって発生された読取バス・サイクルに応答して
   、読取が命令を実行する前または前の命令に対する書込
   みの係属中に起こる場合に、出力信号を発生し、中央処
   理装置からの参照が破壊的な読取または書込みの副作用
   のいずれかを持つ周辺装置に対するものである時に入力
   信号を作動し、前記入力信号および出力信号の両方が作
   動状態である時を検出し、バス・サイクルの間に読取っ
   たデータを廃棄し、命令の実行を直列化し、命令を実行
   するより前の原始オペランドの破壊的な読取が起こらず
   、書込みの副作用を持つ周辺装置に対する読取および書
   込みの参照が、命令が実行される順序でだけ行なわれて
   、出力信号が不作動に駆動されるという条件を満たす間
   、読取バス・サイクルを再発生する工程を含む方法。