JPS63193545A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63193545A JPS63193545A JP62024616A JP2461687A JPS63193545A JP S63193545 A JPS63193545 A JP S63193545A JP 62024616 A JP62024616 A JP 62024616A JP 2461687 A JP2461687 A JP 2461687A JP S63193545 A JPS63193545 A JP S63193545A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体集積回路の製造方法に関し、特にバイ
アホール構造を有するマイクロ波モノリシック集積回路
（以下ＭＭＩＣと略称する）の接地手段に適用される。
アホール構造を有するマイクロ波モノリシック集積回路
（以下ＭＭＩＣと略称する）の接地手段に適用される。
（従来の技術）
砒化ガリウム（ＧａＡｓ）を用いたＭＭＩＣの特性を向
上させ、特性のばらつきを小さくするためには、能動素
子（ＦＥＴ）部および整合回路部の接地インダクタンス
を低減し、その値にばらつきを生じさせないことが必要
である。ＭにＩＣの接地には、インダクタンスの低減お
よび素子の小型化に有利なバイアホール構造による方法
が多く用いられている。
上させ、特性のばらつきを小さくするためには、能動素
子（ＦＥＴ）部および整合回路部の接地インダクタンス
を低減し、その値にばらつきを生じさせないことが必要
である。ＭにＩＣの接地には、インダクタンスの低減お
よび素子の小型化に有利なバイアホール構造による方法
が多く用いられている。
以下、ソース電極と、整合回路素子を構成するキャパシ
タの下部電極とをバイアホール構造により接地電極に接
続したＭＭＩＣの製造方法の従来例につき第２図ａ−ｅ
を参照して説明する。
タの下部電極とをバイアホール構造により接地電極に接
続したＭＭＩＣの製造方法の従来例につき第２図ａ−ｅ
を参照して説明する。
第２図ａに示すように、ＧａＡｓ半絶縁性基板１００上
にイオン注入法によって動作層（Ｎ層）１０１．抵抗層
ＣＮ層） １０２．オーム性接触層（Ｎ十層）１ｏ３を
選択的に形成したのち、上記オーム性接触層１０３、お
よび抵抗層１０２上に写真蝕刻法でソース、ドレイン、
抵抗層の各電極用のパターニングを行ない金ゲルマニウ
ム（ＡｕＧｅ）を蒸着する。続いてリフトオフ法により
各電極パターンを形成したのち、４５０℃に加熱し合金
化を行ない、ソース電極１０４ｓ＋ドレイン電極１０４
ｄ 、抵抗層電極１０５ａ、 ＬＯ５ｂを形成する。次
に写真蝕刻法によりゲート電極、および整合回路素子を
構成するキャパシタ下地電極のパターニングを行ないア
ルミニウム（Ａｌ１）を蒸着し、リフトオフによってゲ
ート電極１０４ｇ＋整合回路を構成するキャパシタ下地
電極１０６８を形成する。
にイオン注入法によって動作層（Ｎ層）１０１．抵抗層
ＣＮ層） １０２．オーム性接触層（Ｎ十層）１ｏ３を
選択的に形成したのち、上記オーム性接触層１０３、お
よび抵抗層１０２上に写真蝕刻法でソース、ドレイン、
抵抗層の各電極用のパターニングを行ない金ゲルマニウ
ム（ＡｕＧｅ）を蒸着する。続いてリフトオフ法により
各電極パターンを形成したのち、４５０℃に加熱し合金
化を行ない、ソース電極１０４ｓ＋ドレイン電極１０４
ｄ 、抵抗層電極１０５ａ、 ＬＯ５ｂを形成する。次
に写真蝕刻法によりゲート電極、および整合回路素子を
構成するキャパシタ下地電極のパターニングを行ないア
ルミニウム（Ａｌ１）を蒸着し、リフトオフによってゲ
ート電極１０４ｇ＋整合回路を構成するキャパシタ下地
電極１０６８を形成する。
次に整合回路素子を構成するキャパシタ用の絶縁膜とし
て例えば５ＬＢＮ４層１０７をプラズマＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より厚さ２０００人堆積したのち、写真蝕刻法、および
フレオンガス（ＣＦ４）を用いたプラズマエツチング法
によってソース電極１０４ｓ、ドレイン電極１０４ｄ、
ゲート電極１０４ｇ の各電極上に開孔を設ける１次に
、写真蝕刻法により整合回路素子を構成するキャパシタ
上面電極のパターニングを施し、チタン（Ｔｉ）、金（
Ａｕ）を順次蒸着し、リフトオフによって整合回路素子
を構成するキャパシタ上百雷Ｖｉ！、１０６ｂを形成す
る（第２図ｂ）６ 次ににａＡｓ半絶縁性基板１００の表面側を例えば石英
板１０８の支持板にワックス１０９で貼付けてラッピン
グとボリシングを施し、この基板の厚さを約１００ｐに
薄化したのち、フォトレジストの一例のＡＺ１３５０Ｊ
（商品名、シブレイ社製）を用いた写真蝕刻法によっ
てバイアホール用マスクＭ１１０を形成する（第２図Ｃ
）。このマスク層１１０はＧａＡｓ半絶縁性基板１００
の表面に形成されているソース電極１０４ｓ。
て例えば５ＬＢＮ４層１０７をプラズマＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より厚さ２０００人堆積したのち、写真蝕刻法、および
フレオンガス（ＣＦ４）を用いたプラズマエツチング法
によってソース電極１０４ｓ、ドレイン電極１０４ｄ、
ゲート電極１０４ｇ の各電極上に開孔を設ける１次に
、写真蝕刻法により整合回路素子を構成するキャパシタ
上面電極のパターニングを施し、チタン（Ｔｉ）、金（
Ａｕ）を順次蒸着し、リフトオフによって整合回路素子
を構成するキャパシタ上百雷Ｖｉ！、１０６ｂを形成す
る（第２図ｂ）６ 次ににａＡｓ半絶縁性基板１００の表面側を例えば石英
板１０８の支持板にワックス１０９で貼付けてラッピン
グとボリシングを施し、この基板の厚さを約１００ｐに
薄化したのち、フォトレジストの一例のＡＺ１３５０Ｊ
（商品名、シブレイ社製）を用いた写真蝕刻法によっ
てバイアホール用マスクＭ１１０を形成する（第２図Ｃ
）。このマスク層１１０はＧａＡｓ半絶縁性基板１００
の表面に形成されているソース電極１０４ｓ。
整合回路素子を構成するキャパシタ下地電極１０６ａに
位置合わせされている。ついでりん酸系のエツチング液
を用いてＧａＡｓ基板１００にエツチングを施し、ソー
ス電極１０４ｓ、キャパシタ下地電極１０６ａに到達す
るバイアホール１１１を形成する。続いて上記バイアホ
ール用マスク層１１０を例えばＪ −１００（商品名）
で除去する（第２図ｄ）。
位置合わせされている。ついでりん酸系のエツチング液
を用いてＧａＡｓ基板１００にエツチングを施し、ソー
ス電極１０４ｓ、キャパシタ下地電極１０６ａに到達す
るバイアホール１１１を形成する。続いて上記バイアホ
ール用マスク層１１０を例えばＪ −１００（商品名）
で除去する（第２図ｄ）。
次に、ＧａＡｓ半絶縁性基板１００の裏面側、およびバ
イアホール１１１内を蒸着、あるいはめっきによりＡｕ
を約１〇−被着して裏面電極１１２を形成し、ソース電
極１０４ｓ、およびキャパシタ下地電極１０６と電気的
に接続する。ここで、第３図はＧａＡｓ半絶縁性基板１
００の厚さくバイアホール１１１の深さ）を１００μｍ
としたとき、裏面電極の厚さを変えてソース電極表面と
裏面電極間の電気的な導通状態を調べた図である。この
図から明らかなように、ソース電極表面と裏面電極間の
電気的な導通歩留を１００％にするには裏面電極１１２
を厚さ１０μｓ以上にする必要がある。従って裏面電極
の形成にあたってはその厚さを１０７ｆｆｉ以上にする
。次にブレードダイサを用いて素子分離を行ない、最後
に素子を石英板１０７から剥離して第２図ｅに示すＭＭ
ＩＣが得られる。
イアホール１１１内を蒸着、あるいはめっきによりＡｕ
を約１〇−被着して裏面電極１１２を形成し、ソース電
極１０４ｓ、およびキャパシタ下地電極１０６と電気的
に接続する。ここで、第３図はＧａＡｓ半絶縁性基板１
００の厚さくバイアホール１１１の深さ）を１００μｍ
としたとき、裏面電極の厚さを変えてソース電極表面と
裏面電極間の電気的な導通状態を調べた図である。この
図から明らかなように、ソース電極表面と裏面電極間の
電気的な導通歩留を１００％にするには裏面電極１１２
を厚さ１０μｓ以上にする必要がある。従って裏面電極
の形成にあたってはその厚さを１０７ｆｆｉ以上にする
。次にブレードダイサを用いて素子分離を行ない、最後
に素子を石英板１０７から剥離して第２図ｅに示すＭＭ
ＩＣが得られる。
（発明が解決しようとする問題点）
上記従来の方法で得られたＭＭＩＣは、接地インダクタ
ンスが充分に小さく、高周波特性に優れている。しかし
、このＭＭＩＣは裏面電極１１２のＡ１層の厚さが１０
ｔＩＩＭと厚くなるため、素子間分離に通常用いられて
いるダイヤモンドカッタによる素子分離手段では達成で
きず、やむを得ずブレードダイサ等によらねばならなか
った。その結果、ＧａＡｓの脆弱な性質により素子の欠
け１割れを生じ著るしい歩留低下を招き、そのために素
子分離完了時点でＭＭＩＣの製造コストが非常に高いも
のになっていた。
ンスが充分に小さく、高周波特性に優れている。しかし
、このＭＭＩＣは裏面電極１１２のＡ１層の厚さが１０
ｔＩＩＭと厚くなるため、素子間分離に通常用いられて
いるダイヤモンドカッタによる素子分離手段では達成で
きず、やむを得ずブレードダイサ等によらねばならなか
った。その結果、ＧａＡｓの脆弱な性質により素子の欠
け１割れを生じ著るしい歩留低下を招き、そのために素
子分離完了時点でＭＭＩＣの製造コストが非常に高いも
のになっていた。
また、素子分離にダイヤモンドカッタを用いて分離を容
易にするには、裏面電極の厚さを数千人に薄層にしなけ
ればならず、ソース電極および整合回路素子を構成する
キャパシタ電極と裏面電極の間の電気的な導通歩留が著
しく低下する。
易にするには、裏面電極の厚さを数千人に薄層にしなけ
ればならず、ソース電極および整合回路素子を構成する
キャパシタ電極と裏面電極の間の電気的な導通歩留が著
しく低下する。
この発明は上記従来の問題点に鑑みて、改良された半導
体集積回路の製造方法を提供する６〔発明の構成〕 （問題点を解決するための手段） この発明にかかる半導体集積回路の製造方法は。
体集積回路の製造方法を提供する６〔発明の構成〕 （問題点を解決するための手段） この発明にかかる半導体集積回路の製造方法は。
半導体基板の１主面に接地用電極を形成する工程。
前記半導体基板を所望厚さに薄層化する工程、前記半導
体基板の他主面の一部に開口を有するマスク層を形成す
る工程、前記開口を通して前記半導体基板にエツチング
を施し前記接地用電極に到達する貫通孔を形成する工程
、前記半導体基板の他主面上とこれと非接続に貫通孔底
に第１の金属層を被着する工程、前記マスク層上の第１
の金属層をマスク層とともにリフトオフにより除去する
工程、前記半導体基板を前記第１の金属層が露出するよ
うに薄層化する工程、前記半導体基板の他主面に第２の
金属層を形成しこれを前記貫通孔底の第１の金属層と接
続させる工程を含むものである。
体基板の他主面の一部に開口を有するマスク層を形成す
る工程、前記開口を通して前記半導体基板にエツチング
を施し前記接地用電極に到達する貫通孔を形成する工程
、前記半導体基板の他主面上とこれと非接続に貫通孔底
に第１の金属層を被着する工程、前記マスク層上の第１
の金属層をマスク層とともにリフトオフにより除去する
工程、前記半導体基板を前記第１の金属層が露出するよ
うに薄層化する工程、前記半導体基板の他主面に第２の
金属層を形成しこれを前記貫通孔底の第１の金属層と接
続させる工程を含むものである。
（作 用）
この発明は裏面電極の厚さが薄く形成できるので、一般
に用いられるダイヤモンドカッタで素子分離ができ、さ
らに、接地用電極と裏面電極間の電気的接続も完全にで
きるので、接地インダクタンスが小さく、高周波特性の
優れたＭＭＩＣが形成できる。
に用いられるダイヤモンドカッタで素子分離ができ、さ
らに、接地用電極と裏面電極間の電気的接続も完全にで
きるので、接地インダクタンスが小さく、高周波特性の
優れたＭＭＩＣが形成できる。
（実施例）
以下、この発明の一実施例につき第１図を参照して説明
する。
する。
まず、ＧａＡｓ半絶縁性基板１００上の動作層（Ｎ層）
１１および抵抗層１２の形成予定域に加速エネルギ１４
０にｅＶ、ドーズ量３Ｘ１０”Ｃｌ１１”のシリコン（
Ｓｉ）イオンを選択的に注入する。次に、オーム性接触
層（Ｎ層層）１３形成予定域に加速エネルギ１２０Ｋｅ
Ｖと２５０Ｋｅ Ｖ 、ドーズ量２ Ｘ １０１３ａｎ
−”のＳｉイオンを選択的に注入する。続いて８５０℃
でアニールを施してＳｉイオンを活性化させて動作層１
１．抵抗層１２゜オーム性接触ｐＩｊ１３を形成させる
（第１図ａ）。
１１および抵抗層１２の形成予定域に加速エネルギ１４
０にｅＶ、ドーズ量３Ｘ１０”Ｃｌ１１”のシリコン（
Ｓｉ）イオンを選択的に注入する。次に、オーム性接触
層（Ｎ層層）１３形成予定域に加速エネルギ１２０Ｋｅ
Ｖと２５０Ｋｅ Ｖ 、ドーズ量２ Ｘ １０１３ａｎ
−”のＳｉイオンを選択的に注入する。続いて８５０℃
でアニールを施してＳｉイオンを活性化させて動作層１
１．抵抗層１２゜オーム性接触ｐＩｊ１３を形成させる
（第１図ａ）。
次に、上記オーム性接触層１３上、および抵抗層１２上
に写真蝕刻法でソース、ドレイン、抵抗層の各電極用パ
ターニングを行ないＡｕＧｅを蒸着する。
に写真蝕刻法でソース、ドレイン、抵抗層の各電極用パ
ターニングを行ないＡｕＧｅを蒸着する。
続いてリフトオフ法により各電極パターンを形成シタノ
ち、４５０℃の温度で合金化してソース電極１４ｓ、ド
レイン電極１４ｄ、抵抗層電極１５ａ、 １５ｂを形成
する。次に写真蝕刻法によりゲート電極１４ｇおよびキ
ャパシタ下地電極のパターニングを行ないＡＱを蒸着し
、リフトオフによって電極１４ｇ、キャパシタ下地な極
１６ａを形成する（第１図ｂ）。
ち、４５０℃の温度で合金化してソース電極１４ｓ、ド
レイン電極１４ｄ、抵抗層電極１５ａ、 １５ｂを形成
する。次に写真蝕刻法によりゲート電極１４ｇおよびキ
ャパシタ下地電極のパターニングを行ないＡＱを蒸着し
、リフトオフによって電極１４ｇ、キャパシタ下地な極
１６ａを形成する（第１図ｂ）。
次に、キャパシタ用として絶縁層１７をプラズマＣＶＤ
法により厚さ２０００人堆積したのち、写真蝕刻法およ
びＣＦ、を用いたプラズマエツチング法にょってソース
電極１４ｓ、ドレイン電極１４ｄ、ゲート電極１４ｇの
各電極上に開孔を設ける０次に、キャパシタ上面電極の
パターニングを施し蒸着によりＴｉ。
法により厚さ２０００人堆積したのち、写真蝕刻法およ
びＣＦ、を用いたプラズマエツチング法にょってソース
電極１４ｓ、ドレイン電極１４ｄ、ゲート電極１４ｇの
各電極上に開孔を設ける０次に、キャパシタ上面電極の
パターニングを施し蒸着によりＴｉ。
Ａｕを順次被着し、リフトオフを行なってキャパシタ上
部型ｖｉ１６ｂを形成する（第１図Ｃ）。
部型ｖｉ１６ｂを形成する（第１図Ｃ）。
次に、ＧａＡｓ半絶縁性基板１００の表面側に石英板１
０８をワックス１０９で接着し、ラッピングとケミカル
ボリジングにより厚さ１５０ｐまで第１回目の薄層化を
行なう。次にバイアホール用およびリフトオフ用のマス
ク層１８としてＡＺ１３５０Ｊ （商品名、シブレイ社
製）層を、写真蝕刻法によりソース電極１４ｓ、キャパ
シタ下地電極１６ａの各直下の位置に開孔して形成する
。
０８をワックス１０９で接着し、ラッピングとケミカル
ボリジングにより厚さ１５０ｐまで第１回目の薄層化を
行なう。次にバイアホール用およびリフトオフ用のマス
ク層１８としてＡＺ１３５０Ｊ （商品名、シブレイ社
製）層を、写真蝕刻法によりソース電極１４ｓ、キャパ
シタ下地電極１６ａの各直下の位置に開孔して形成する
。
次に、リン酸：過酸化水素水：水＝３：４：１のエツチ
ング液でＧａＡｓ基板１００にエツチングを施し、ソー
ス電極１４ｓ、キャパシタ下地電極１６ａに到達するバ
イアホール１９を形成する。このときバイアホールマス
ク層１８は、ＧａＡｓ基板１００エツチングの際に生じ
るサイドエツチングによりバイアボール１９の開孔に対
してひさし状になる。
ング液でＧａＡｓ基板１００にエツチングを施し、ソー
ス電極１４ｓ、キャパシタ下地電極１６ａに到達するバ
イアホール１９を形成する。このときバイアホールマス
ク層１８は、ＧａＡｓ基板１００エツチングの際に生じ
るサイドエツチングによりバイアボール１９の開孔に対
してひさし状になる。
次に、第１の金属としてＡｕ層を厚さ１０摩にＧａＡｓ
半絶縁性基板１００裏面側より全面に蒸着して第１の金
属層２０ａ、・２０ｂを形成する（第１図ｄ）。ここで
バイアホール用およびリフトオフ用マスク層１７のひさ
し状部分直上近傍のバイアホール１９開端に近い側面部
は蒸着金属粒子に対してひさし状部分が遮るので蒸着さ
れない、したがって蒸着された第１の金属層２０ａ、
２０ｂはバイアホール底から開端に近い部分に被着され
た第１の金属層２０ａと、リフトオフ用マスク層１８に
被着された第１の金属層２０ｂに分かれる。
半絶縁性基板１００裏面側より全面に蒸着して第１の金
属層２０ａ、・２０ｂを形成する（第１図ｄ）。ここで
バイアホール用およびリフトオフ用マスク層１７のひさ
し状部分直上近傍のバイアホール１９開端に近い側面部
は蒸着金属粒子に対してひさし状部分が遮るので蒸着さ
れない、したがって蒸着された第１の金属層２０ａ、
２０ｂはバイアホール底から開端に近い部分に被着され
た第１の金属層２０ａと、リフトオフ用マスク層１８に
被着された第１の金属層２０ｂに分かれる。
次にバイアホール用およびリフトオフ用マスク層１８に
被着した第１の金属層２０ｂをアセトンまたはＪ−１０
０（商品名、長瀬産業製剥離剤）によってリフトオフを
施す（第１図ｅ）。
被着した第１の金属層２０ｂをアセトンまたはＪ−１０
０（商品名、長瀬産業製剥離剤）によってリフトオフを
施す（第１図ｅ）。
なお、上記バイアホールの開孔における第１の金属層が
被着されない部分は、後に施される基板の第２の薄層化
工程によって除去され、裏面電極形成時にバイアホール
底の第１の金属４２０ａと裏面電極とは接続されて電気
的接続が達成される。
被着されない部分は、後に施される基板の第２の薄層化
工程によって除去され、裏面電極形成時にバイアホール
底の第１の金属４２０ａと裏面電極とは接続されて電気
的接続が達成される。
次に、ＧａＡｓ半絶縁性基板１００に第２の薄層化を施
し、１００μｍ厚になるまでラッピングとケミカルボリ
ジングによって達成する。このとき、バイアホール１９
側面に形成されている第１の金属Ｍ２０ａの端部はＧａ
Ａｓ半絶縁性基板１００真面に充分露出している（第１
図ｆ）。
し、１００μｍ厚になるまでラッピングとケミカルボリ
ジングによって達成する。このとき、バイアホール１９
側面に形成されている第１の金属Ｍ２０ａの端部はＧａ
Ａｓ半絶縁性基板１００真面に充分露出している（第１
図ｆ）。
次にＧａＡｓ半絶縁性基板１００裏面側に第２の金属層
として厚さ５０００人にＡｕ層を蒸着し、裏面電極２１
を形成する。ついでワックス１０９を溶除してＧａＡｓ
半絶縁性基板１００を石英板１０８から離す。最後にダ
イヤモンドカッタを用いて素子分離を行ないＭＭＩＣが
得られる（第１図ｇ）。
として厚さ５０００人にＡｕ層を蒸着し、裏面電極２１
を形成する。ついでワックス１０９を溶除してＧａＡｓ
半絶縁性基板１００を石英板１０８から離す。最後にダ
イヤモンドカッタを用いて素子分離を行ないＭＭＩＣが
得られる（第１図ｇ）。
叙上の如くして裏面電極２１はそのＡｕ層の厚さが５０
００人と薄く形成されるので、素子分離は通常用いられ
ているダイヤモンドカッタによる方法で容易に達成され
る。これにより、素子歩留の低下を生ずることなく、ま
た、バイアホール内の第１の金属層の厚さは１０−ある
ため、ソース電極１０４ｓおよびキャパシタ下地電極１
６ａと裏面電極２１の間の接続が完全に達せられた。
００人と薄く形成されるので、素子分離は通常用いられ
ているダイヤモンドカッタによる方法で容易に達成され
る。これにより、素子歩留の低下を生ずることなく、ま
た、バイアホール内の第１の金属層の厚さは１０−ある
ため、ソース電極１０４ｓおよびキャパシタ下地電極１
６ａと裏面電極２１の間の接続が完全に達せられた。
なお、上記実施例ではバイアホール用およびリフトオフ
用のマスクとしてＡＺ１３５０Ｊを用いていたが、 こ
れに限られず、他のマスク材、例えばＯＭＲ（商品名、
東京応化工業製） 、 ＨＰＲ（商品名、富士ハント社
製）等、あるいは酸化シリコン（ＳｉＯｚ）層、窒化シ
リコン（Ｓｉ３ Ｎ４ ）層およびリフトオフ可能な金
属等、 またはそれらの組合わせ１例えばＳｕｎ。
用のマスクとしてＡＺ１３５０Ｊを用いていたが、 こ
れに限られず、他のマスク材、例えばＯＭＲ（商品名、
東京応化工業製） 、 ＨＰＲ（商品名、富士ハント社
製）等、あるいは酸化シリコン（ＳｉＯｚ）層、窒化シ
リコン（Ｓｉ３ Ｎ４ ）層およびリフトオフ可能な金
属等、 またはそれらの組合わせ１例えばＳｕｎ。
１０ＭＲ，ＯＭＲ／金属、 ＳＬ、Ｎ、／金属等でもよ
い。
い。
また、リフトオフ用の溶剤として、アセトン。
Ｊ−１００を用いたが、マスク材にその材質がＳｉＯ□
。
。
５１３ Ｎ４ ｒ ＡＲ等のものを用いた場合には、ふ
っ酸（ＨＦ）を用いる等、マスク材の材質に応じて溶剤
を変えて施す。
っ酸（ＨＦ）を用いる等、マスク材の材質に応じて溶剤
を変えて施す。
さらに、（１；ａＡｓ半絶縁性基板に対する第２の薄層
化はラッピングおよびケミカルボリジングで行なったが
、リン酸系、あるいは硫酸系等を用いたウェットエツチ
ングによって行なってもよい。
化はラッピングおよびケミカルボリジングで行なったが
、リン酸系、あるいは硫酸系等を用いたウェットエツチ
ングによって行なってもよい。
また、バイアホールの形成にはリン酸系の溶剤によるウ
ェットエツチングで行なう例を示したが、反応性イオン
エツチング（ＲＩＥ）等によっても達成できる。ただし
、 ＲＩＥによる場合にはバイアホール用およびリフト
オフ用マスク材もエツチングされるので、バイアホール
用およびリフトオフ用マスク材は耐エツチング性に優れ
ている金属系、あるいはＳ ｘ ３ Ｎ ４ ／金属等
とする方が望ましい。
ェットエツチングで行なう例を示したが、反応性イオン
エツチング（ＲＩＥ）等によっても達成できる。ただし
、 ＲＩＥによる場合にはバイアホール用およびリフト
オフ用マスク材もエツチングされるので、バイアホール
用およびリフトオフ用マスク材は耐エツチング性に優れ
ている金属系、あるいはＳ ｘ ３ Ｎ ４ ／金属等
とする方が望ましい。
この発明によれば、叙上の如く裏面電極の厚さを薄くで
きることから通常用いられているダイヤモンドカッタで
容易に素子分離ができ、さらに接地用電極と裏面電極間
の電気的な接続も完全に達成できる。これにより、接地
インダクタンスが小さく、高周波特性に優れたＭＭＩＣ
を高歩留で再現性良く製造することができる顕著な利点
がある。
きることから通常用いられているダイヤモンドカッタで
容易に素子分離ができ、さらに接地用電極と裏面電極間
の電気的な接続も完全に達成できる。これにより、接地
インダクタンスが小さく、高周波特性に優れたＭＭＩＣ
を高歩留で再現性良く製造することができる顕著な利点
がある。
第１図ｇ −ｙ ｇはこの発明にかかるＭＭＩＣの製造
工程を示すいずれも断面図、第２図ａ−ｅは従来のＭＭ
ＩＣの製造工程を示すいずれも断面図、第３図はバイア
ホール内のＡＪ５の厚さを変えた場合のソース電極と裏
面電極の導通歩留を示す線図である。 １１、１０１・・・動作層 １２、１０２・・・抵抗層 １３、１０３・・・オーム性接触層 １４ｓ、 １０４ｓ・・・ソース電極 １４ｄ、 １０４ｄ・・・ドレイン電極１４ｇ、１０４
ｇ・・・ゲート電極 １５ａ、 １５ｂ、 １０５ａ、 １０５ｂ”・抵抗層
電極１６ａ、 １０６ａ・・・キャパシタ下地電極１６
ｂ、 １０６ｂ・・・キャパシタ上面電極１７、１０７
・・絶縁層 １８・・・バイアホールマスク層 １９・・・バイアホール ２０ａ、 ２０ｂ・・・第１の金属層 ２１・・・第２の金属層 １００・・・ＧａＡｓ半導体基板 代理人 弁理士 井 上 −男 （αン 第１図ζ璽υｌ） 第１図（層ψ２） ／Ｑ２ １０３ ｔｏｔ １０３第 ２ 因
（ンの１ン
工程を示すいずれも断面図、第２図ａ−ｅは従来のＭＭ
ＩＣの製造工程を示すいずれも断面図、第３図はバイア
ホール内のＡＪ５の厚さを変えた場合のソース電極と裏
面電極の導通歩留を示す線図である。 １１、１０１・・・動作層 １２、１０２・・・抵抗層 １３、１０３・・・オーム性接触層 １４ｓ、 １０４ｓ・・・ソース電極 １４ｄ、 １０４ｄ・・・ドレイン電極１４ｇ、１０４
ｇ・・・ゲート電極 １５ａ、 １５ｂ、 １０５ａ、 １０５ｂ”・抵抗層
電極１６ａ、 １０６ａ・・・キャパシタ下地電極１６
ｂ、 １０６ｂ・・・キャパシタ上面電極１７、１０７
・・絶縁層 １８・・・バイアホールマスク層 １９・・・バイアホール ２０ａ、 ２０ｂ・・・第１の金属層 ２１・・・第２の金属層 １００・・・ＧａＡｓ半導体基板 代理人 弁理士 井 上 −男 （αン 第１図ζ璽υｌ） 第１図（層ψ２） ／Ｑ２ １０３ ｔｏｔ １０３第 ２ 因
（ンの１ン
Claims (1)
- 半導体基板の１主面に接地用電極を形成する工程、前記
半導体基板を所望厚さに薄層化する工程、前記半導体基
板の他主面の一部に開口を有するマスク層を形成する工
程、前記開口を通して前記半導体基板にエッチングを施
し前記接地用電極に到達する貫通孔を形成する工程、前
記半導体基板の他主面上とこれと非接続に貫通孔底に第
１の金属層を被着する工程、前記マスク層上の第１の金
属層をマスク層とともにリフトオフにより除去する工程
、前記半導体基板を前記第１の金属層が露出するように
薄層化する工程、前記半導体基板の他主面に第２の金属
層を形成しこれを前記貫通孔底の第１の金属層と接続さ
せる工程を含む半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024616A JPS63193545A (ja) | 1987-02-06 | 1987-02-06 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024616A JPS63193545A (ja) | 1987-02-06 | 1987-02-06 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63193545A true JPS63193545A (ja) | 1988-08-10 |
Family
ID=12143082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024616A Pending JPS63193545A (ja) | 1987-02-06 | 1987-02-06 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63193545A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602054A (en) * | 1990-01-24 | 1997-02-11 | Harris Corporation | Method for formation of a well in a dielectrically isolated island |
| US6756304B1 (en) * | 1999-07-30 | 2004-06-29 | Thales Avionics S.A. | Method for producing via-connections in a substrate and substrate equipped with same |
| JP2009094540A (ja) * | 2001-08-24 | 2009-04-30 | Schott Ag | コンタクトを形成するための方法およびプリント回路パッケージ |
| JP2010141149A (ja) * | 2008-12-12 | 2010-06-24 | Panasonic Corp | 半導体装置の製造方法 |
| WO2025046715A1 (ja) | 2023-08-28 | 2025-03-06 | 富士通株式会社 | 量子ビットデバイス及び量子ビットデバイスの製造方法 |
-
1987
- 1987-02-06 JP JP62024616A patent/JPS63193545A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602054A (en) * | 1990-01-24 | 1997-02-11 | Harris Corporation | Method for formation of a well in a dielectrically isolated island |
| US6756304B1 (en) * | 1999-07-30 | 2004-06-29 | Thales Avionics S.A. | Method for producing via-connections in a substrate and substrate equipped with same |
| JP2009094540A (ja) * | 2001-08-24 | 2009-04-30 | Schott Ag | コンタクトを形成するための方法およびプリント回路パッケージ |
| JP2010141149A (ja) * | 2008-12-12 | 2010-06-24 | Panasonic Corp | 半導体装置の製造方法 |
| WO2025046715A1 (ja) | 2023-08-28 | 2025-03-06 | 富士通株式会社 | 量子ビットデバイス及び量子ビットデバイスの製造方法 |
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