JPS6320190Y2 - - Google Patents
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- JPS6320190Y2 JPS6320190Y2 JP1981135411U JP13541181U JPS6320190Y2 JP S6320190 Y2 JPS6320190 Y2 JP S6320190Y2 JP 1981135411 U JP1981135411 U JP 1981135411U JP 13541181 U JP13541181 U JP 13541181U JP S6320190 Y2 JPS6320190 Y2 JP S6320190Y2
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- JP
- Japan
- Prior art keywords
- voltage
- ref
- constant
- power supply
- analog
- Prior art date
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案は、電源電圧変動により変換精度が落ち
ることがないようにしたアナログデジタル変換装
置に関する。
ることがないようにしたアナログデジタル変換装
置に関する。
自動車でも各部の制御、表示にコンピユータが
使用されるようになつて来ており、この場合セン
サ出力はアナログであるのが一般的であるからコ
ンピユータへ入力するにはデジタル化する必要が
ある。第１図はかゝる目的で使用されるアナログ
デジタル変換器（ADCと略す）を示し、Ｓはセ
ンサ、CPUはマイクロコンピユータである。こ
のADCは２重積分型のもので集積回路として構
成されている。原理は第２図に示すように、
CPUからランプスタート信号STAを受け、キヤ
パシタCHを入力電圧Vinで急速に充電し（信号
STAの立下りが充電開始点）、次いで該信号
STAの立上りで定電流放電させる。放電開始か
ら放電終了までの時間TRは入力電圧Vinに比例す
るから、概略的には、TRを計数してアナログ入
力電圧Vinのデジタル値を求めることができる。
使用されるようになつて来ており、この場合セン
サ出力はアナログであるのが一般的であるからコ
ンピユータへ入力するにはデジタル化する必要が
ある。第１図はかゝる目的で使用されるアナログ
デジタル変換器（ADCと略す）を示し、Ｓはセ
ンサ、CPUはマイクロコンピユータである。こ
のADCは２重積分型のもので集積回路として構
成されている。原理は第２図に示すように、
CPUからランプスタート信号STAを受け、キヤ
パシタCHを入力電圧Vinで急速に充電し（信号
STAの立下りが充電開始点）、次いで該信号
STAの立上りで定電流放電させる。放電開始か
ら放電終了までの時間TRは入力電圧Vinに比例す
るから、概略的には、TRを計数してアナログ入
力電圧Vinのデジタル値を求めることができる。
このADCは多入力構成で、CHXはその１入力
端を示す。CHSはCPUから入るチヤネルセレク
ト信号で、多入力の内の１チヤンネル又は後述の
基準電圧VREF、アースレベルVSSの一つを選択す
る。VCC，VSSは電源端子またはその電圧、VREFは
基準電圧端子であつて電圧VBを受けるが、この
電圧VBはセンサＳの電源電圧ともなる。IRは定電
流を作るための外付け抵抗RREFを接続する端子、
RPは外付けキヤパシタCHを接続する端子である。
定電流発生部は第３図に示す如くなつており、演
算増幅器OP1の高利得性から次式が成立し、 VCC−RREF・IREF＝VREF ……(1) 電流IREFは IREF＝VCC−VREF／RREF ……(2) なる一定値となる。この電流IREFを作るトランジ
スタQ1と同じベース電圧を受けるトランジスタ
Q2を設けると、該トランジスタQ2も電流IREFを流
す能力があるから、このQ2を定電流源CCSとす
る。またキヤパシタCHの充放電回路は第４図の
如くなつている。SWはスタート信号STAのＬ
（ロー）レベルでオン、Ｈ（ハイ）レベルでオフと
なるスイツチング素子で、キヤパシタCHはスイ
ツチング素子SWがオンのとき入力電圧Vinで充
電され、その電圧VCHは第２図に示した如く立上
り、そして該素子がオフのとき定電流源CCSによ
り定電流IREFで放電する。OP2は比較器でキヤパ
シタ電圧VCHを電圧VＲと比較し、VCH＞VRならＨ
になる信号STPを生じる。VRは実際には動作の
都合上から0.6V程度に選ぶが、ここでは簡単化
して0Vとする。またキヤパシタCHの充電電圧も
実際には入力電圧だけでなく、それにバイアス電
圧VSをプラスしている。いずれにしろVCHVRは
放電終了を意味し、このとき比較器OP2の出力
STPはＬレベルになる。放電時間TRは終了信号
STPのパルス幅からスタート信号STAのパルス
幅を引いたものであり、計数回路で簡単に計数で
きる。数式で表わすと放電時間TRは TR＝VRCH／IREF ……(3) である。こゝではキヤパシタCHの充電電圧であ
り前記VSを考慮するならVR＝Vin＋VSである。
なお(3)式は充電電荷＝放電電荷の関係から簡単に
導かれる。ここで入力電圧がVin，VREF，VSのと
きの放電時間Tin，TREF，TSを求めると(3)式から となる。第５図はこれらを図示するものである。
端を示す。CHSはCPUから入るチヤネルセレク
ト信号で、多入力の内の１チヤンネル又は後述の
基準電圧VREF、アースレベルVSSの一つを選択す
る。VCC，VSSは電源端子またはその電圧、VREFは
基準電圧端子であつて電圧VBを受けるが、この
電圧VBはセンサＳの電源電圧ともなる。IRは定電
流を作るための外付け抵抗RREFを接続する端子、
RPは外付けキヤパシタCHを接続する端子である。
定電流発生部は第３図に示す如くなつており、演
算増幅器OP1の高利得性から次式が成立し、 VCC−RREF・IREF＝VREF ……(1) 電流IREFは IREF＝VCC−VREF／RREF ……(2) なる一定値となる。この電流IREFを作るトランジ
スタQ1と同じベース電圧を受けるトランジスタ
Q2を設けると、該トランジスタQ2も電流IREFを流
す能力があるから、このQ2を定電流源CCSとす
る。またキヤパシタCHの充放電回路は第４図の
如くなつている。SWはスタート信号STAのＬ
（ロー）レベルでオン、Ｈ（ハイ）レベルでオフと
なるスイツチング素子で、キヤパシタCHはスイ
ツチング素子SWがオンのとき入力電圧Vinで充
電され、その電圧VCHは第２図に示した如く立上
り、そして該素子がオフのとき定電流源CCSによ
り定電流IREFで放電する。OP2は比較器でキヤパ
シタ電圧VCHを電圧VＲと比較し、VCH＞VRならＨ
になる信号STPを生じる。VRは実際には動作の
都合上から0.6V程度に選ぶが、ここでは簡単化
して0Vとする。またキヤパシタCHの充電電圧も
実際には入力電圧だけでなく、それにバイアス電
圧VSをプラスしている。いずれにしろVCHVRは
放電終了を意味し、このとき比較器OP2の出力
STPはＬレベルになる。放電時間TRは終了信号
STPのパルス幅からスタート信号STAのパルス
幅を引いたものであり、計数回路で簡単に計数で
きる。数式で表わすと放電時間TRは TR＝VRCH／IREF ……(3) である。こゝではキヤパシタCHの充電電圧であ
り前記VSを考慮するならVR＝Vin＋VSである。
なお(3)式は充電電荷＝放電電荷の関係から簡単に
導かれる。ここで入力電圧がVin，VREF，VSのと
きの放電時間Tin，TREF，TSを求めると(3)式から となる。第５図はこれらを図示するものである。
(4)式から
Vin＝Tin−TS／TREF−TS・VREF ……(5)
となり、基準電圧VREF、時間TREF、Tin、TSから
入力電圧Vinが求まる。時間TREF、TSの測定は
ADCの入力端（図示CHXと一連のもの）に電圧
VREF、VSを加えて行なう。第１図では電圧VREF
＝VBであり、センサＳの電源電圧でもあるから
センサ出力電圧つまり入力電圧Vinとは Vin＝KVB＝KVREF ……(6) の関係がある。こゝでＫはセンサをポテンシヨメ
ータと考えた場合のその分圧比であり、センサ出
力と見做すことができる。また(5)，(6)式から Ｋ＝Vin／VREF＝Tin−TS／TREF−TS ……(7) となり、VBに無関係である（レシオメトリツク
効果）から、VREFが既知でなくてもＫを求めるこ
とによりセンサ状態を知ることができる。なおこ
のADCは規格上（回路動作の都合上）次の制限
を課せられている。
入力電圧Vinが求まる。時間TREF、TSの測定は
ADCの入力端（図示CHXと一連のもの）に電圧
VREF、VSを加えて行なう。第１図では電圧VREF
＝VBであり、センサＳの電源電圧でもあるから
センサ出力電圧つまり入力電圧Vinとは Vin＝KVB＝KVREF ……(6) の関係がある。こゝでＫはセンサをポテンシヨメ
ータと考えた場合のその分圧比であり、センサ出
力と見做すことができる。また(5)，(6)式から Ｋ＝Vin／VREF＝Tin−TS／TREF−TS ……(7) となり、VBに無関係である（レシオメトリツク
効果）から、VREFが既知でなくてもＫを求めるこ
とによりセンサ状態を知ることができる。なおこ
のADCは規格上（回路動作の都合上）次の制限
を課せられている。
VinVREFVCC−2V ……(8)
上式の右辺の2Vはトランジスタのベースエミ
ツタ電圧VBE２個分程度を考慮したもので1.5〜
1.6V程度でもよいものである。この(8)式などを
考慮して第１図の回路は具体的には第６図に示す
ように構成される。即ち電源はバツテリなどから
とり、ADCのVCC端子へは該バツテリの電圧＋B0
をトランジスタQ3を介して供給し、VREF端子お
よびセンサＳへは更にゼナーダイオードD2を通
して供給する。このようにすればゼナーダイオー
ドD2で2V程度の電圧降下を生じさせて上記(8)式
の条件を満足することができる。ADCの電源電
圧VCCはトランジスタQ3などにより定電圧制御さ
れる。即ちこの電圧VCCはゼナーダイオードD2お
よび電圧分割用の抵抗R2，R3を通して取り出さ
れて（電圧V1）演算増幅器OP3の一方の入力端
へ取込まれ、該増幅器の他方の入力端へは電源＋
B0、抵抗R1、ゼナーダイオードD1の系で作られ
る基準電圧V2が加えられ、V1＝V2になるように
トランジスタQ3の導通度が制御され、ひいては
VCCが一定になるようにされる。勿論電源電圧B0
が上記設定電圧制御が行なわれる限度以下に下る
と電圧VCCは一定に保持はされず、第７図に示す
如くなる。定電圧保持限界は12V，24Vバツテリ
電圧に対し＋9V程度に選ばれる。電圧VREFが一
定なら(5)式から明らかなように時間TS，Tin，
TREFの測定つまり係数Ｋの測定で入力Vinを演算
でき、そしてＫは電源電圧に無関係であるから、
定電圧制御される範囲でのVREF値を記憶しておれ
ば、電源電圧＋B0が低下して定電圧制御ができ
なくなつた範囲でもAD変換を行なうことができ
る。
ツタ電圧VBE２個分程度を考慮したもので1.5〜
1.6V程度でもよいものである。この(8)式などを
考慮して第１図の回路は具体的には第６図に示す
ように構成される。即ち電源はバツテリなどから
とり、ADCのVCC端子へは該バツテリの電圧＋B0
をトランジスタQ3を介して供給し、VREF端子お
よびセンサＳへは更にゼナーダイオードD2を通
して供給する。このようにすればゼナーダイオー
ドD2で2V程度の電圧降下を生じさせて上記(8)式
の条件を満足することができる。ADCの電源電
圧VCCはトランジスタQ3などにより定電圧制御さ
れる。即ちこの電圧VCCはゼナーダイオードD2お
よび電圧分割用の抵抗R2，R3を通して取り出さ
れて（電圧V1）演算増幅器OP3の一方の入力端
へ取込まれ、該増幅器の他方の入力端へは電源＋
B0、抵抗R1、ゼナーダイオードD1の系で作られ
る基準電圧V2が加えられ、V1＝V2になるように
トランジスタQ3の導通度が制御され、ひいては
VCCが一定になるようにされる。勿論電源電圧B0
が上記設定電圧制御が行なわれる限度以下に下る
と電圧VCCは一定に保持はされず、第７図に示す
如くなる。定電圧保持限界は12V，24Vバツテリ
電圧に対し＋9V程度に選ばれる。電圧VREFが一
定なら(5)式から明らかなように時間TS，Tin，
TREFの測定つまり係数Ｋの測定で入力Vinを演算
でき、そしてＫは電源電圧に無関係であるから、
定電圧制御される範囲でのVREF値を記憶しておれ
ば、電源電圧＋B0が低下して定電圧制御ができ
なくなつた範囲でもAD変換を行なうことができ
る。
しかしながらこゝで問題がある。即ち電圧が変
ると放電時間が変り、そして放電時間TREF，
Tin，TSの測定は１つずつ行ない、同時に測定す
るものではないので、電圧が激しく変動するとＫ
値の正確な測定ができない。第８図および第９図
はこれらを説明する図である。キヤパシタCHの
放電は定電流放電であるから傾斜は常に同じであ
り、充電電圧がVREF1からVREF2にまたVin1から
Vin2に変れば放電時間はTREF1からTVREF2に、ま
たTin1からTin2に変る。そこで今測定を時刻t1で
はVREFにつき行ない、時刻t2ではVinにつき行な
つたとすると得られる時間はVREF1に対するTREF1
およびVin2に対するTin2であり、TSは一定とし
ても K′＝Tin−TS／TREF1−TS ……(9) なるK′しか求まらない。正しくはTREF1を用いる
ならTinにはTin1を、Tin2を用いるならTREFには
TREF2を用いる必要があり、そうでなければ誤差
が生じる。(9)式は変形すると Tin−TS／TREF−TS＝Tin2−TS／TREF2−TS ・TREF2−TS／TREF−TS＝ＫTREF2−TS／TREF1−TS
……(10) となり、TREF従つてVREFの変化分だけ見掛上係数
Ｋが変化することになる。自動車などでは電源電
圧の変化は大きい。例えば寒冷始動時などはバツ
テリ電圧が大きく低下し、かつクランキングに伴
ない該電圧が変化する。数値例を挙げると＋B0
が６〜8Vで変化したとするとVREFは30％変化し、
Ｋ値にはその30％の誤差が生じて実用にならな
い。
ると放電時間が変り、そして放電時間TREF，
Tin，TSの測定は１つずつ行ない、同時に測定す
るものではないので、電圧が激しく変動するとＫ
値の正確な測定ができない。第８図および第９図
はこれらを説明する図である。キヤパシタCHの
放電は定電流放電であるから傾斜は常に同じであ
り、充電電圧がVREF1からVREF2にまたVin1から
Vin2に変れば放電時間はTREF1からTVREF2に、ま
たTin1からTin2に変る。そこで今測定を時刻t1で
はVREFにつき行ない、時刻t2ではVinにつき行な
つたとすると得られる時間はVREF1に対するTREF1
およびVin2に対するTin2であり、TSは一定とし
ても K′＝Tin−TS／TREF1−TS ……(9) なるK′しか求まらない。正しくはTREF1を用いる
ならTinにはTin1を、Tin2を用いるならTREFには
TREF2を用いる必要があり、そうでなければ誤差
が生じる。(9)式は変形すると Tin−TS／TREF−TS＝Tin2−TS／TREF2−TS ・TREF2−TS／TREF−TS＝ＫTREF2−TS／TREF1−TS
……(10) となり、TREF従つてVREFの変化分だけ見掛上係数
Ｋが変化することになる。自動車などでは電源電
圧の変化は大きい。例えば寒冷始動時などはバツ
テリ電圧が大きく低下し、かつクランキングに伴
ない該電圧が変化する。数値例を挙げると＋B0
が６〜8Vで変化したとするとVREFは30％変化し、
Ｋ値にはその30％の誤差が生じて実用にならな
い。
本考案はかゝる点を改善し、電源電圧変動が激
しい状態でも正確なAD変換を行なえるようにし
ようとするものである。電源電圧＋Ｂの変動があ
つても前記(5)式が変化しない、具体的にはVREF，
Ｋが一定であれば、AD変換に影響はない。Ｋは
放電時間比であるから、Ｋ＝一定は放電電流IREF
を一定にすることで実現できる（VREFは一定であ
るからIREF一定でTREF一定、VSもこの場合一定と
しているので同様、従つてVinに対する１回測定
で済むから）。
しい状態でも正確なAD変換を行なえるようにし
ようとするものである。電源電圧＋Ｂの変動があ
つても前記(5)式が変化しない、具体的にはVREF，
Ｋが一定であれば、AD変換に影響はない。Ｋは
放電時間比であるから、Ｋ＝一定は放電電流IREF
を一定にすることで実現できる（VREFは一定であ
るからIREF一定でTREF一定、VSもこの場合一定と
しているので同様、従つてVinに対する１回測定
で済むから）。
第１０図および第１１図は本考案の原理を示
す。第１１図に示すように本考案ではセンサ電源
VBとADCの基準電圧VREF用の電源とを分離し、
各々に第１０図に示す特性を持たせる。電源電圧
＋Ｂが高い間は従来通りVB＝VREF＝一定、VCC＝
VREF＋ΔV0＝一定とし、かゝる状態でＫ，VREFを
求めて(5)，(7)式からVinのデジタル値を算出する
が、電源電圧＋Ｂが低下すると電圧VREF及び該電
圧VREFに対する放電時間TREFの測定は止めて、該
VREF，TREFとしては電源電圧＋Ｂが充分高いとき
の値を記憶させておいてそれを使用する。入力電
圧Vinに対するTinは測定するが、センサ電源VB
は＋Ｂが下つても図示の如く可及的に一定される
のでこの範囲ではVinの変化はなく、従つてTin
は正確に測定でき、ひいては正確なＫ値及びVin
デジタル値算出が可能になる。
す。第１１図に示すように本考案ではセンサ電源
VBとADCの基準電圧VREF用の電源とを分離し、
各々に第１０図に示す特性を持たせる。電源電圧
＋Ｂが高い間は従来通りVB＝VREF＝一定、VCC＝
VREF＋ΔV0＝一定とし、かゝる状態でＫ，VREFを
求めて(5)，(7)式からVinのデジタル値を算出する
が、電源電圧＋Ｂが低下すると電圧VREF及び該電
圧VREFに対する放電時間TREFの測定は止めて、該
VREF，TREFとしては電源電圧＋Ｂが充分高いとき
の値を記憶させておいてそれを使用する。入力電
圧Vinに対するTinは測定するが、センサ電源VB
は＋Ｂが下つても図示の如く可及的に一定される
のでこの範囲ではVinの変化はなく、従つてTin
は正確に測定でき、ひいては正確なＫ値及びVin
デジタル値算出が可能になる。
従来方式では電源電圧＋Ｂが抵下すると、セン
サ電源VB＝ADC基準電圧VREFであるからこれら
が共に低下して前述の如き誤差を生じた。また
VB＝VREFとすると＋B0が下つたとき、本来なら
第１０図に示されるようにまだ一定値を保持でき
るのに、VREFと共に下つてしまい、充分な電圧を
センサに供給できない憾みがある。しかし単に
VB＝VREFとしてそれを可及的に一定に保持しよ
うとすると、一定値本例では9Vを境にして先に
電源VCCが一定値を保持できなくなり、VCC−
VREF＝ΔV0が前記(8)式の条件つまりΔV0＝2Vを
維持できなくなる（これは回路が動作不能になる
ことを示す）。。この点本考案のように電源＋Ｂが
低下しても電圧VBを可及的に一定に保ち、電圧
VREFはVCCと共に下げれば（但し、VREFに対する
TREFは記憶値を使う）、VREFVCC−2Vの前記(8)
式条件を満足させることができ、従つて回路動作
に不都合はなく、放電電流IREFの変化もない。よ
つて入力電圧Vinに対する放電時間Tinの値は変
化せず、Ｋ値、Vinデジタル値が正確に求まる
（但し、VB＝一定である＋Ｂの範囲内で）。なお
時間TREFは実測値、記憶値のいずれを使うべきか
は、例えば電源＋B0またはVCCの電圧値を監視し
てその結果に従う。
サ電源VB＝ADC基準電圧VREFであるからこれら
が共に低下して前述の如き誤差を生じた。また
VB＝VREFとすると＋B0が下つたとき、本来なら
第１０図に示されるようにまだ一定値を保持でき
るのに、VREFと共に下つてしまい、充分な電圧を
センサに供給できない憾みがある。しかし単に
VB＝VREFとしてそれを可及的に一定に保持しよ
うとすると、一定値本例では9Vを境にして先に
電源VCCが一定値を保持できなくなり、VCC−
VREF＝ΔV0が前記(8)式の条件つまりΔV0＝2Vを
維持できなくなる（これは回路が動作不能になる
ことを示す）。。この点本考案のように電源＋Ｂが
低下しても電圧VBを可及的に一定に保ち、電圧
VREFはVCCと共に下げれば（但し、VREFに対する
TREFは記憶値を使う）、VREFVCC−2Vの前記(8)
式条件を満足させることができ、従つて回路動作
に不都合はなく、放電電流IREFの変化もない。よ
つて入力電圧Vinに対する放電時間Tinの値は変
化せず、Ｋ値、Vinデジタル値が正確に求まる
（但し、VB＝一定である＋Ｂの範囲内で）。なお
時間TREFは実測値、記憶値のいずれを使うべきか
は、例えば電源＋B0またはVCCの電圧値を監視し
てその結果に従う。
第１２図は本考案の実施例を示す。第６図と同
じ部分には同じ符号が付してある。両者を対比す
れば明らかなように本考案ではセンサＳの電源
VBは演算増幅器OP3の基準電圧を作るゼナーダ
イオードD1からとる。このダイオードD1は本例
では5Vの定電圧を発生する。増幅器OP3は電圧
ホロワとして動作するもので、他方の入力電圧
VREFが電圧VBに等しくなるようにトランジスタ
Q3の導通度を制御する。ADCの電源電圧VCCは電
圧VREFにゼナーダイオードD2の電圧ΔV0、本例
では2Vをプラスしたものであるから、結局VCCは
7V一定に制御される。以上は電源電圧＋B0が充
分高いときであるが、これが低くなつてくるとト
ランジスタQ3が完全オンでもVCCは7Vにとどま
れなくなる。このようになると電圧VCCおよび
VREFは電圧＋B0に従つて下り、一方ゼナーダイ
オードD1はしばらくは5V一定の電圧を生じ、そ
れが維持されなくなる程電圧＋B0が下ると、今
度は該電圧＋B0と共に低下し、結局第１０図に
示す特性を画く。電圧VBが一定の範囲は高精度
AD変換の可能な領域であるが、(8)式の制限はあ
るので、前記条件では電源＋B0が6V、従つて
VCC＝6V、VREF＝4VとしてVin＝4Vまでが測定
可能範囲となる。
じ部分には同じ符号が付してある。両者を対比す
れば明らかなように本考案ではセンサＳの電源
VBは演算増幅器OP3の基準電圧を作るゼナーダ
イオードD1からとる。このダイオードD1は本例
では5Vの定電圧を発生する。増幅器OP3は電圧
ホロワとして動作するもので、他方の入力電圧
VREFが電圧VBに等しくなるようにトランジスタ
Q3の導通度を制御する。ADCの電源電圧VCCは電
圧VREFにゼナーダイオードD2の電圧ΔV0、本例
では2Vをプラスしたものであるから、結局VCCは
7V一定に制御される。以上は電源電圧＋B0が充
分高いときであるが、これが低くなつてくるとト
ランジスタQ3が完全オンでもVCCは7Vにとどま
れなくなる。このようになると電圧VCCおよび
VREFは電圧＋B0に従つて下り、一方ゼナーダイ
オードD1はしばらくは5V一定の電圧を生じ、そ
れが維持されなくなる程電圧＋B0が下ると、今
度は該電圧＋B0と共に低下し、結局第１０図に
示す特性を画く。電圧VBが一定の範囲は高精度
AD変換の可能な領域であるが、(8)式の制限はあ
るので、前記条件では電源＋B0が6V、従つて
VCC＝6V、VREF＝4VとしてVin＝4Vまでが測定
可能範囲となる。
以上説明したように本考案によれば電源電圧＋
B0が低下してAD変換器の電源電圧VCCを一定に
保持することができなくなつた範囲では該VCCの
低下につれてAD変換器の基準電圧VREFを低下さ
せるが、センサ電源つまり入力信号の電源電圧は
なお可及的に一定に保持するので、電源電圧の低
下時にもAD変換を高精度に維持できる利点が得
られる。
B0が低下してAD変換器の電源電圧VCCを一定に
保持することができなくなつた範囲では該VCCの
低下につれてAD変換器の基準電圧VREFを低下さ
せるが、センサ電源つまり入力信号の電源電圧は
なお可及的に一定に保持するので、電源電圧の低
下時にもAD変換を高精度に維持できる利点が得
られる。
第１図はAD変換器の概要を示すブロツク図、
第２図および第５図は第１図の動作説明用の波形
図およびグラフ、第３図および第４図は第１図の
要部を説明する回路図、第６図は第１図の電源回
路を示す回路図、第７図はその特性図、第８図お
よび第９図は第６図で生じる問題の説明図、第１
０図および第１１図は本考案の原理を示す特性図
およびブロツク図、第１２図は本考案の実施例を
示す回路図である。 図面でVCCは電源電圧、VREFは基準電圧、Vin
は入力電圧、CHはキヤパシタ、IREFは定電流、VB
はセンサ電源電圧、TREF，Tin，TSは放電時間、
Q3，R1，R2，D1，D2，OP3はVREF，VBの制御回
路である。
第２図および第５図は第１図の動作説明用の波形
図およびグラフ、第３図および第４図は第１図の
要部を説明する回路図、第６図は第１図の電源回
路を示す回路図、第７図はその特性図、第８図お
よび第９図は第６図で生じる問題の説明図、第１
０図および第１１図は本考案の原理を示す特性図
およびブロツク図、第１２図は本考案の実施例を
示す回路図である。 図面でVCCは電源電圧、VREFは基準電圧、Vin
は入力電圧、CHはキヤパシタ、IREFは定電流、VB
はセンサ電源電圧、TREF，Tin，TSは放電時間、
Q3，R1，R2，D1，D2，OP3はVREF，VBの制御回
路である。
Claims (1)
- 電源電圧、基準電圧、およびセンサからの入力
電圧をアナログデジタル変換器に供給し、該基準
電圧を該電源電圧より第１の一定電圧だけ低下さ
せて、該一定電圧で定まる定電流で該基準電圧及
びセンサからの入力電圧の充電電圧を放電し夫々
の放電電圧から入力アナログ電圧のデジタル値を
求めるアナログデジタル変換装置において、第２
の一定電圧を発生し前記センサの電源電圧として
供給する定電圧回路と、前記基準電圧が該第２の
一定電圧と等しくなるよう帰還制御する帰還回路
を設けて、アナログデジタル変換器の電源電圧が
該第２の一定電圧に低下するまで前記センサの電
源電圧を一定に保持するよう構成すると共に、前
記アナログデジタル変換器の電源電圧が一定値を
保持できない領域では前記基準電圧の安定領域で
の放電時間を用いて前記デジタル値を求めるよう
にしたことを特徴とするアナログデジタル変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13541181U JPS5840942U (ja) | 1981-09-11 | 1981-09-11 | アナログデジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13541181U JPS5840942U (ja) | 1981-09-11 | 1981-09-11 | アナログデジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840942U JPS5840942U (ja) | 1983-03-17 |
| JPS6320190Y2 true JPS6320190Y2 (ja) | 1988-06-06 |
Family
ID=29928780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13541181U Granted JPS5840942U (ja) | 1981-09-11 | 1981-09-11 | アナログデジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840942U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184698A (ja) * | 2006-01-05 | 2007-07-19 | Yamatake Corp | 受光アンプ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150832U (ja) * | 1984-03-15 | 1985-10-07 | 三洋電機株式会社 | Ａ／ｄ変換回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233803U (ja) * | 1975-09-01 | 1977-03-10 | ||
| JPS547262A (en) * | 1977-06-20 | 1979-01-19 | Nippon Soken | Ad converter |
-
1981
- 1981-09-11 JP JP13541181U patent/JPS5840942U/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184698A (ja) * | 2006-01-05 | 2007-07-19 | Yamatake Corp | 受光アンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840942U (ja) | 1983-03-17 |
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