JPS63202192A - メモリアレイ用制御回路 - Google Patents
メモリアレイ用制御回路Info
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- JPS63202192A JPS63202192A JP63022953A JP2295388A JPS63202192A JP S63202192 A JPS63202192 A JP S63202192A JP 63022953 A JP63022953 A JP 63022953A JP 2295388 A JP2295388 A JP 2295388A JP S63202192 A JPS63202192 A JP S63202192A
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- JP
- Japan
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- output
- input
- field
- multiplier
- control circuit
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- Pending
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- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
- H04N7/0132—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the field or frame frequency of the incoming video signal being multiplied by a positive integer, e.g. for flicker reduction
-
- H—ELECTRICITY
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/587—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal sub-sampling or interpolation, e.g. decimation or subsequent interpolation of pictures in a video sequence
-
- H—ELECTRICITY
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/59—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving spatial sub-sampling or interpolation, e.g. alteration of picture size or resolution
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S348/00—Television
- Y10S348/91—Flicker reduction
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、通常の任意の標準テレビジョン方式に適応
するフィールドのデジタル信号を受け、それを高いフィ
ールド速度、好ましくはフィールド速度の２倍の速度で
出力するメモリアレイ用制御回路に関するものである。
するフィールドのデジタル信号を受け、それを高いフィ
ールド速度、好ましくはフィールド速度の２倍の速度で
出力するメモリアレイ用制御回路に関するものである。
［従来の技術］
このようなメモリアレイはＰＡＬ、ＳＥＣＡＭ。
またはＮＴＳＣのような種々の通常のテレビジョン標準
方式用のテレビジョン受像機のスクリーン上にフリッカ
のない画像を生成するために使用される。増加されたフ
ィールド速度で、およびもちろん増加されたライン速度
でメモリアレイから信号を読み出すことによって、クロ
ス輝度、クロスカラー妨害を著しく減少させることがで
きる。
方式用のテレビジョン受像機のスクリーン上にフリッカ
のない画像を生成するために使用される。増加されたフ
ィールド速度で、およびもちろん増加されたライン速度
でメモリアレイから信号を読み出すことによって、クロ
ス輝度、クロスカラー妨害を著しく減少させることがで
きる。
もしも市販の２５８ｋｂ 、すなわち２１８ビツトのラ
ンダムアクセスメモリ（以下ＲＡＭという）がテレビジ
ョンフィールドの蓄積に使用されるならば、そのような
ＲＡＭが何個も必要であるから、蓄積に先立ってデータ
の縮小を行なってそれらのＲＡＭの数を合理的な範囲に
減少させ、メモリアレイから読み出した後に対応するよ
うに増加させなければならない。
ンダムアクセスメモリ（以下ＲＡＭという）がテレビジ
ョンフィールドの蓄積に使用されるならば、そのような
ＲＡＭが何個も必要であるから、蓄積に先立ってデータ
の縮小を行なってそれらのＲＡＭの数を合理的な範囲に
減少させ、メモリアレイから読み出した後に対応するよ
うに増加させなければならない。
このような目的に適した回路は例えばヨーロッパ特許出
願Ｅ Ｐ −Ａ １９７１６５号（Ｄ Ｅ ３４１７１
３９ Ａ １および文献（Ｉ Ｅ Ｅ Ｅ Ｉ ｎｔ
ｅｒｎａｔｉｏｎａｌＣｏｎｌ’ａｒｅｎｃｅ ｏｎ
Ｃｏｍｍｕｎｉｃａｔｉｏｎ、 １９８４年、第１
巻２５０〜２５５頁、Ｐ ｒｏｃｅｅｄｉｎｇｓ ｏｒ
ｔｈｅ Ｉ Ｅ Ｅ Ｅ 。
願Ｅ Ｐ −Ａ １９７１６５号（Ｄ Ｅ ３４１７１
３９ Ａ １および文献（Ｉ Ｅ Ｅ Ｅ Ｉ ｎｔ
ｅｒｎａｔｉｏｎａｌＣｏｎｌ’ａｒｅｎｃｅ ｏｎ
Ｃｏｍｍｕｎｉｃａｔｉｏｎ、 １９８４年、第１
巻２５０〜２５５頁、Ｐ ｒｏｃｅｅｄｉｎｇｓ ｏｒ
ｔｈｅ Ｉ Ｅ Ｅ Ｅ 。
１９８５年５９２〜５９ｇ頁、およびＥ Ｉｅｋｔｒｌ
ｓｃｈｅｓＮ ａｃｈｒｌｃｈｔｅｎｗｅｓｅｎ １９
８４年４４７〜４４９頁）に記載されている。データ縮
小エンコーダおよびデータ縮小デコーダはそれぞれ走査
ライン中に含まれたビデオ信号用のラインメモリを備え
ている。
ｓｃｈｅｓＮ ａｃｈｒｌｃｈｔｅｎｗｅｓｅｎ １９
８４年４４７〜４４９頁）に記載されている。データ縮
小エンコーダおよびデータ縮小デコーダはそれぞれ走査
ライン中に含まれたビデオ信号用のラインメモリを備え
ている。
［発明の解決すべき課題］
この発明による制御回路は何よりも蓄積されたフィール
ドが書込み速度の例えば２倍でメモリアレイから読出さ
れるならば、２回読出されるが、第２の読み出しはフィ
ールドが第１のフィールドのライン間のスペースに正確
に適合し、そのため生成されたフレームがただ一つの送
信フィールドに対応する２個のインターレースしたフィ
ールドを再び構成することを確実におこなわなければな
らない。
ドが書込み速度の例えば２倍でメモリアレイから読出さ
れるならば、２回読出されるが、第２の読み出しはフィ
ールドが第１のフィールドのライン間のスペースに正確
に適合し、そのため生成されたフレームがただ一つの送
信フィールドに対応する２個のインターレースしたフィ
ールドを再び構成することを確実におこなわなければな
らない。
［課題解決のための手段］
これは、２個の入力がラインメモリの入力と出力とにそ
れぞれ接続されている第１の加算装置と、被減数入力お
よび減数入力がラインメモリの入力と出力とにそれぞれ
接続されている減算装置と、入力が第１の加算装置の出
力に接続されている２−１乗算装置と、一方の入力が減
算装置の出力に接続され、他方の入力が０と１との間の
予め設定された値を供給され、その値は正の値があるフ
ィールド中に有効であり、次のフィールド中では対応す
る負の値であり、また次のフィールドでは正値であるが
１である乗算装置と、２個の入力が前記２−１乗算装置
と乗算装置との出力にそれぞれ接続され、その出力が出
力信号を出力する第２の加算装置とを具備している補間
フィルタにより達成される。この補間フィルタもまたラ
インメモリと共同して動作しなければならないから、こ
の発明の本質はデータ縮小デコーダ中において存在する
ラインメモリを使用することである。したがって制御回
路はただ一つのラインメモリを備え、それは集積回路チ
ップ上の制御回路により専有される面積を著しく節約す
る。
れぞれ接続されている第１の加算装置と、被減数入力お
よび減数入力がラインメモリの入力と出力とにそれぞれ
接続されている減算装置と、入力が第１の加算装置の出
力に接続されている２−１乗算装置と、一方の入力が減
算装置の出力に接続され、他方の入力が０と１との間の
予め設定された値を供給され、その値は正の値があるフ
ィールド中に有効であり、次のフィールド中では対応す
る負の値であり、また次のフィールドでは正値であるが
１である乗算装置と、２個の入力が前記２−１乗算装置
と乗算装置との出力にそれぞれ接続され、その出力が出
力信号を出力する第２の加算装置とを具備している補間
フィルタにより達成される。この補間フィルタもまたラ
インメモリと共同して動作しなければならないから、こ
の発明の本質はデータ縮小デコーダ中において存在する
ラインメモリを使用することである。したがって制御回
路はただ一つのラインメモリを備え、それは集積回路チ
ップ上の制御回路により専有される面積を著しく節約す
る。
［実施例コ
以下添附図面を参照にして詳細に説明する。
データ縮小デコーダｄ「はこの説明に必要な程度に概略
的に示されており、予測装置ｐｒと、加算装置ａａと、
ラインメモリＺＳとを備えており、それらの構成要素回
路は図示のように接続されている。
的に示されており、予測装置ｐｒと、加算装置ａａと、
ラインメモリＺＳとを備えており、それらの構成要素回
路は図示のように接続されている。
補間フィルタｐは以下説明するようにラインメモリＺＳ
と共同して動作する。この補間フィルタｐは第１の加算
袋５置ａ１と、減算装置Ｓとを具備し、第１の加算装置
ａｌの２個の入力はそれぞれラインメモリＺＳの入力お
よび出力に接続されている。減算装置Ｓの被減数入力お
よび減数入力はそれぞれラインメモリＺＳの入力および
出力に接続されている。
と共同して動作する。この補間フィルタｐは第１の加算
袋５置ａ１と、減算装置Ｓとを具備し、第１の加算装置
ａｌの２個の入力はそれぞれラインメモリＺＳの入力お
よび出力に接続されている。減算装置Ｓの被減数入力お
よび減数入力はそれぞれラインメモリＺＳの入力および
出力に接続されている。
第１の加算装置ａ１の出力は２−１乗算装置ｍｌの入力
に結合され、減算装置Ｓの出力は乗算装置ｌｌ１２の入
力の一つに結合され、乗算装置Ｉ１２の他方の入力には
予め設定された値■が供給される。この予め設定された
値Ｖは０と１との間にあり、正の値が１フイ一ルド期間
有効であり、次のフィールド中は対応する負の値であり
、次のフィールド中では再び正の値であるが１である。
に結合され、減算装置Ｓの出力は乗算装置ｌｌ１２の入
力の一つに結合され、乗算装置Ｉ１２の他方の入力には
予め設定された値■が供給される。この予め設定された
値Ｖは０と１との間にあり、正の値が１フイ一ルド期間
有効であり、次のフィールド中は対応する負の値であり
、次のフィールド中では再び正の値であるが１である。
第２の加算装置ａ２の入力には２−１乗算装置ｆｆ１１
の出力および乗算装置ｍ２の出力がそれぞれ接続されて
いる。第２の加算装置ａ２の出力は出力信号ｓｇを出力
する。
の出力および乗算装置ｍ２の出力がそれぞれ接続されて
いる。第２の加算装置ａ２の出力は出力信号ｓｇを出力
する。
もしも１ライン中に減算装置Ｓと第１の加算装置ａ１の
入力に現われる信号が２個の連続するラインに対応する
ｈｌ、 ｈ２として示されるならば、出力信号は次の式
によって与えられる。
入力に現われる信号が２個の連続するラインに対応する
ｈｌ、 ｈ２として示されるならば、出力信号は次の式
によって与えられる。
ｓｇ−ｈｌ （０，５＋ ｖ ） ＋ｈ２ （０，５−
ｖ ）もしも、■の絶対値が０．５より大きければ、即
ち例えば＋０．６であれば、出力信号ｓｇは多少強いピ
ーキング効果を有し、それはスクリーン上の画像によく
知られた効果を生じる。もしも、■の絶対値が０．５よ
り小さければ、ピーキング効果は生じない。
ｖ ）もしも、■の絶対値が０．５より大きければ、即
ち例えば＋０．６であれば、出力信号ｓｇは多少強いピ
ーキング効果を有し、それはスクリーン上の画像によく
知られた効果を生じる。もしも、■の絶対値が０．５よ
り小さければ、ピーキング効果は生じない。
図はこの発明の１実施例の概略回路図である。
ｄｒ・・・データ減少デコーダ、ｐｒ・・・予測装置、
ＺＳ・・・ラインメモリ、ａａ、 ａｌ、 ａ２・・・
加算装置、Ｓ・・・減算装置、ｍｌ、 ｌｌ１２・・・
乗算器装置。
ＺＳ・・・ラインメモリ、ａａ、 ａｌ、 ａ２・・・
加算装置、Ｓ・・・減算装置、ｍｌ、 ｌｌ１２・・・
乗算器装置。
Claims (1)
- （１）走査線に含まれたビデオ信号用のラインメモリを
有するデータ縮小デコーダと補間フィルタとを具備し、
通常の任意の標準テレビジョン方式に対応するフィール
ドのデジタル信号を受け、それを高いフィールド速度で
出力するメモリアレイ用制御回路において、 前記補間フィルタは、 ２個の入力がラインメモリの入力と出力とにそれぞれ接
続されている第１の加算装置と、 被減数入力および減数入力がラインメモリの入力と出力
とにそれぞれ接続されている減算装置と、入力が第１の
加算装置の出力に接続されている２＾−＾１乗算装置と
、 一方の入力が減算装置の出力に接続され、他方の入力が
０と１との間の予め設定された値を供給され、その値は
正の値があるフィールド中に有効であり、次のフィール
ド中では対応する負の値であり、また次のフィールドで
は正値であるが１である乗算装置と、 ２個の入力が前記２＾−＾１乗算装置と乗算装置との出
力にそれぞれ接続され、その出力が出力信号を出力する
第２の加算装置とを具備していることを特徴とする制御
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP87101619.2 | 1987-02-06 | ||
| EP87101619A EP0278012A1 (de) | 1987-02-06 | 1987-02-06 | Steuerschaltung fur eine Speicheranordnung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202192A true JPS63202192A (ja) | 1988-08-22 |
Family
ID=8196722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022953A Pending JPS63202192A (ja) | 1987-02-06 | 1988-02-04 | メモリアレイ用制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4831442A (ja) |
| EP (1) | EP0278012A1 (ja) |
| JP (1) | JPS63202192A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994014278A1 (fr) * | 1992-12-10 | 1994-06-23 | Sony Corporation | Convertisseur de signal-image |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2244135B (en) * | 1990-05-04 | 1994-07-13 | Gen Electric Co Plc | Sensor devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579267B2 (ja) * | 1972-07-27 | 1982-02-20 | ||
| US4041531A (en) * | 1974-07-05 | 1977-08-09 | Rca Corporation | Television signal processing apparatus including a transversal equalizer |
| DE3072180D1 (de) * | 1979-05-08 | 1990-09-20 | British Broadcasting Corp | Fernseh-wiedergabesystem. |
| US4558347A (en) * | 1983-08-26 | 1985-12-10 | Rca Corporation | Progressive scan television system employing vertical detail enhancement |
| GB8400790D0 (en) * | 1984-01-12 | 1984-02-15 | British Telecomm | Television display |
| DE3417139A1 (de) * | 1984-05-09 | 1985-11-14 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Digitaler dpcm-codierer/decodierer fuer hohe verarbeitungsgeschwindigkeiten, insbesondere fuer fernsehbildsignale |
| DE3571731D1 (en) * | 1985-04-03 | 1989-08-24 | Itt Ind Gmbh Deutsche | Circuit for compressing data for digital video signals with a difference pulse code modulator |
| DE3679545D1 (de) * | 1986-04-19 | 1991-07-04 | Itt Ind Gmbh Deutsche | Datenreduzierschaltung mit einem differenz-pulscodemodulator fuer videosignale. |
-
1987
- 1987-02-06 EP EP87101619A patent/EP0278012A1/de not_active Withdrawn
-
1988
- 1988-02-01 US US07/151,132 patent/US4831442A/en not_active Expired - Fee Related
- 1988-02-04 JP JP63022953A patent/JPS63202192A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994014278A1 (fr) * | 1992-12-10 | 1994-06-23 | Sony Corporation | Convertisseur de signal-image |
Also Published As
| Publication number | Publication date |
|---|---|
| US4831442A (en) | 1989-05-16 |
| EP0278012A1 (de) | 1988-08-17 |
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