JPS63202196U - - Google Patents

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JPS63202196U
JPS63202196U JP1987091020U JP9102087U JPS63202196U JP S63202196 U JPS63202196 U JP S63202196U JP 1987091020 U JP1987091020 U JP 1987091020U JP 9102087 U JP9102087 U JP 9102087U JP S63202196 U JPS63202196 U JP S63202196U
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JP
Japan
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input terminal
switching transistors
turned
auxiliary switching
phase
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JP1987091020U
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  • Control Of Motors That Do Not Use Commutators (AREA)

Description

【図面の簡単な説明】
第1図は本考案のブラシレスモータの起動回路
図、第2図は本考案に用いたブラシレスモータの
駆動部のブロツク図、第3図は本考案の各部の信
号波形図である。 主な図番の説明、1,2,3……第1、第2及
び第3コイル、4,5,6……第1、第2及び第
3スイツチングトランジスタ、7,8,9……第
1、第2及び第3比較器、31,32,33……
第1、第2及び第3スイツチ回路、54a,55
a,56a……第1補助スイツチングトランジス
タ群の補助スイツチングトランジスタ、54b,
55b,56b……第2補助スイツチングトラン
ジスタ群の補助スイツチングトランジスタ、80
,81……第1及び第2制御トランジスタ、82
,83,84……第1、第2及び第3補償トラン
ジスタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 各相を構成する複数のコイルと、前記各相に対
    応して設けられ一入力端子に前記各相に誘起され
    る電圧を一定比で加え他入力端子に加えられる基
    準電圧と比較する比較器と、該比較器の出力にて
    オンされ前記コイルに電流を供給する複数のスイ
    ツチングトランジスタと、起動パルスにてオンさ
    れ前記各比較器の一入力端子に加えられる電圧を
    強制的にハイ又はローレベルにする複数のスイツ
    チ回路と、前記各スイツチングトランジスタに同
    期してオンされ前記一のスイツチ回路を強制的に
    不動作させる第1補助スイツチングトランジスタ
    群と、これら第1補助スイツチングトランジスタ
    群とベース及びエミツタが共通接続されコレクタ
    が結合された第2補助スイツチングトランジスタ
    群と、前記第2補助スイツチングトランジスタ群
    の全ての補助スイツチングトランジスタがオフに
    なることにより制御され前記比較器の負入力端子
    を正入力端子より強制的にローレベルにする制御
    トランジスタとよりなるブラシレスモータの起動
    回路。
JP1987091020U 1987-06-12 1987-06-12 ブラシレスモ−タの起動回路 Expired - Lifetime JPH0632798Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1987091020U JPH0632798Y2 (ja) 1987-06-12 1987-06-12 ブラシレスモ−タの起動回路

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JP1987091020U JPH0632798Y2 (ja) 1987-06-12 1987-06-12 ブラシレスモ−タの起動回路

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Publication Number Publication Date
JPS63202196U true JPS63202196U (ja) 1988-12-27
JPH0632798Y2 JPH0632798Y2 (ja) 1994-08-24

Family

ID=30951419

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JP1987091020U Expired - Lifetime JPH0632798Y2 (ja) 1987-06-12 1987-06-12 ブラシレスモ−タの起動回路

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JPH0632798Y2 (ja) 1994-08-24

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