JPS6320230U - - Google Patents

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JPS6320230U
JPS6320230U JP11229186U JP11229186U JPS6320230U JP S6320230 U JPS6320230 U JP S6320230U JP 11229186 U JP11229186 U JP 11229186U JP 11229186 U JP11229186 U JP 11229186U JP S6320230 U JPS6320230 U JP S6320230U
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JP
Japan
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pulse
generates
reset
address signal
circuit
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JP11229186U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例を示すブロツク図、
第２図は従来のマイクロプロセツサのリセツト回
路の一例を示すブロツク図である。 １……マイプロセツサ、２……メモリ回路、３
……アドレスデコーダ、４，５……マルチバイブ
レータ、６……ＯＲ回路、７……リセツトパルス
発生回路、８……バス回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１のリセツトパルスにより初期状態に戻り、
    メモリ回路からプログラムを順次読出して実行し
    、所定の間隔でアドレス信号を発生するマイクロ
    プロセツサと、前記アドレス信号が入力されるご
    とにトリガパルスを発生するアドレスデコーダと
    、前記トリガパルスが入力されるごとに前記アド
    レス信号の発生間隔より長いパルス幅のパルスを
    発生する第１のマルチバイブレータと、この第１
    のマルチバイブレータの出力パルスの終端で第２
    のリセツトパルスを発生する第２のマルチバイブ
    レータと、前記プログラムの実行開始時及びプロ
    グラム実行のリセツトが必要なときに第３のリセ
    ツトパルスを発生するリセツトパルス発生回路と
    、前記第２及び第３のリセツトパルスの論理和を
    とり前記第１のリセツトパルスを発生するＯＲ回
    路とを有することを特徴とするマイクロプロセツ
    サのリセツト回路。
JP11229186U 1986-07-21 1986-07-21 Pending JPS6320230U (ja)

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JP11229186U JPS6320230U (ja) 1986-07-21 1986-07-21

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JPS6320230U true JPS6320230U (ja) 1988-02-10

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ID=30993026

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JP11229186U Pending JPS6320230U (ja) 1986-07-21 1986-07-21

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