JPS63203030A - ピツト同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はデジタル移動通信用のビット同期検出回路に関
するものである。

（従来の技術） 移動通信分野における従来のデジタルデータ伝送の復調
器のクロック再生回路には、デジタルＰＬＬ　（フェイ
ズロックループ回路）がよく用いられる。しかしデジタ
ルＰＬＬは位相引込み特性と再生クロックのジッタ量と
はトレードオフの関係があり、位相引込み時間を短く設
計するとジッタ量がふえる。逆にジッタ量を小さく設計
すると、位相引込み時間が長くなる。

ジッダ量が大きいと受信データの誤り率が大きくなるた
め、通常はジッタ量が小さくなるよう設計し、位相引き
込み時間が長くなる欠点はデータの前につけるビット同
期信号のビット数を多くして対処していた。しかし、デ
ータがバースト状に伝送される場合、この方式だとビッ
ト同期信号の送信データに対する割合が大きくなって、
データ伝送効率を悪化させてしまうという欠点があった
。

（発明が解決しようとする問題点） 上記従来のデジタルデータ伝送の復調器のクロック再生
回路では、ジッタ量を小さくしたまま位相の引込みをす
るため、ビット同期信号のビット数を多くして完全に位
相の引き込みができるようにしているので、送信データ
に占めるビット同期信号の割合が大きくなって、データ
伝送効率を悪化させてしまうという欠点があった。この
欠点を改善するには、位相を高速で引込んでかつジッタ
量が小さいデジタルＰＬＬがあればよいが、このような
デジタルＰＬＬは、最初、位相引込み時間が短くジッタ
量が大きい特性のデジタルＰＬＬで位相引込み、その後
デジタルＰＬＬをジッタ量が小さい特性に切換えるよう
にすれば実現可能である。この特性切換えのタイミング
の信号をいかにして得るかが問題であるが、本発明の、
再生クロックが受信データに同期したか否かを検出する
ことができるビット同期検出回路を用いれば上記問題を
解決することができ、ついては、ビット同期信号のビッ
ト数を少くでき、データ伝送効率を高めることができる
。

「発明の構成コ （問題点を解決するための手段） 本発明のビット同期検出回路は、入力データから再生ク
ロックを作出する再生クロック作出手段と、前記再生ク
ロックの立上がりを中心に所定時間範囲を指定するタイ
ミング信号を発生するタイミング信号発生手段と、入力
データの符号変化点を示す符号変化点信号を作出する符
号変化点作出手段と、前記符号変化点信号が前記所定時
間範囲に入っている場合はカウントし、前記符号変化点
信号が前記所定時間範囲に入っていない場合はカウント
値を初期値に戻し、カウント値が予め設定した設定値に
達した時前記入力データと前記再生クロックとが同期し
たことを示す同期検出信号を発生する同期検出手段とを
具備して構成される。

（作用） 本発明のビット同期検出回路において、再生クロック作
出手段は入力データから再生クロックを作出し、これを
タイミング信号発生手段に与える。タイミング信号発生
手段は前記再生クロックの立上がりを中心に所定時間範
囲を指定するタイミング信号を発生し、これを同期検出
手段に与える。一方符号変化点作出手段は入力データの
符号変化点を示す符号変化点信号を作出し、これを同期
検出手段に与える。同期検出手段は前記符号変化点信号
が前記所定時間範囲に入っている場合はカウントし、前
記符号変化点信号が前記所定時間範囲に入っていない場
合はカウント値を所定値に戻し、カウント値が設定値に
達した時前記入力データと前記再生クロックとが同期し
たことを示す同期検出信号を発生する。この同期検出信
号により再生クロックと入力データが同期したか否かを
検出することができる。

（実施例） 以下本発明の一実施例を図面を参照して説明する。第１
図は本発明のビット同期検出回路の一実施例を示したブ
ロック図である。１は既に波形整形された受信データ１
００の入力端子、２は受信データ１００からクロックを
再生するクロック再生回路、３はクロック再生回路の出
力をもとにしてある幅のタイミングを設定するタイミン
グ生成回路、４は受信データ１００の符号変化点を検出
する符号変化点検出回路、５はタイミング生成回路３の
出力により符号変化点検出回路４の出力からカウントを
進める信号とカウント値を所定値に戻す信号を選別する
選別回路、６は選別回路の出力をカウントアツプすると
共にこの出力によりリセットされるカウンタ回路、７は
ビット同期検出信号２００の出力端子である。

第２図は第１図の詳細例を示したブロック図である。但
し、クロック再生回路２は回路規模が大きくなるため、
図示は省略しである。タイミング生成回路３は基本クロ
ック３００を１６分周するプリセット入力付き２進ダウ
ンカウンタ３１、再生クロック４００の立ち上がりをと
らえるフリップフロップ３２．３３及びアンド回路３５
と、ダウンカウンタ３１の出力信号１ｉｏｏをクロック
として別途ロードされたデータ５００を出力する８ビツ
トシフトレジスタ３４から成っている。符号変化点検出
回路４は受信データ１００の立ち上がり、立ち下がりを
とらえるフリップフロップ４１．４２及びアンド回路４
３．　／１４とアンド回路４３．４４から出力される検
出信号６００　。

７００のオアをとって出力するオア回路４５から成る。

選別回路５は符号変化点検出回路４からの符号変化点検
出信号１２００とタイミング生成回路３からのデータ５
００とのアンドをとるアンド回路５１と、前記回路４か
らの符号変化点検出信号１２００と前記データ５００の
反転信号とのアンドをとるアンド回路５２、前記データ
５００を反転するインバータ５３から成る。カウンタ６
は、選別回路５から出力されるカウンタを進める信号８
００によりカウントアツプし、前記回路５から出力され
るカウンタをリセットする信号９００によりリセットさ
れるカウンタを構成するクリア入力付き８ビツトのシフ
トレジスタ６１、アンド回路６２、インバータ６３から
成っている。

次に本実施例の動作について説明する。先ず、回路を動
作させるだめの第３図（Ａ＞に示すような基本クロック
（データ伝送速度の１２８倍の周波数１５３．６　Ｋ１
−１２を有する）　３００がダウンカウンタ３１、フリ
ップフロップ３２．３３．４１．４２のクロック端子Ｏ
Ｋに入力される。２進ダウンカウンタ３１に入力された
クロック３００は１６分周されてデータ伝送速度の８倍
の周波数を持つ第３図（Ｄ＞に示すような信号１１００
となり８ビツトシフトレジスタ３４のクロック入力端子
ＣＫに入力される。従って、８ビツトシフトレジスタ３
４の出力端子Ｑ８からは８クロツクで１ビツト長の波形
が出力されることになる。他方、クロック再生回路２か
ら出力される第３図（Ｂ）に示す如＜１２００Ｈｚの再
生クロック４００はＤフリップフロップ３２の入力端子
りに入力される。ここで、Ｄフリップフロップ３２と３
３の出力タイミングは互いにクロック３００の１周期分
ずれているためフリップフロップ３２の出力端子Ｑから
の出力信号とフリップフロップ３３の出力端子０からの
出力信号のアンドをアンド回路３５にてとると、第３図
（Ｃ）゛に示す如く再生クロック４００の立ち上がり部
分に同期した基本クロック３００の１周期分の幅のパル
ス１０００が得られる。このパルスはダウンカウンタ３
１のプリセット端子ＰＲとシフトレジスタ３４のロード
端子ＬＤに入力されているため、ダウンカウンタ３１は
このパルス１０００によりプリセットされ、同時にシフ
トレジスタ３４はこのパルス１０００により１ビツト長
分のパターンを入力端子Ｄ１〜Ｄ８よりロードする。但
し、符号変化点をカウントするタイミングを±１７８Ｔ
に設定する時は、このロードするパターンは１００００
００１とする。なお、王は１ビツトのデータ長である。

従って、シフトレジスタ３４の出力端子Ｑ８から出力さ
れる出力信号５００は第３図（Ｅ）に示す如く再生クロ
ックの立ち上がり部分を中心に±１７８Ｔ以内の部分で
１、それ以外の部分で零となる。なお、再生クロック４
００にはジッタがあるが、上記構成によれば、シフトレ
ジスタ３４からの出力信号は再生クロックの立ち上がり
を中心にほぼ±１７８Ｔの幅のタイミングでハイレベル
となる信号とすることができる。

一方、受信データ１００はＤフリップフロップ４１の入
力端子りに入力されるが、Ｄフリップフロップ４１と４
２の出力タイミングは互いに基本クロック３００の１周
期分ずれている。このため、フリップフロップ４１の出
力端子Ｑの出力信号とフリップ７０ツブ４２の出力端子
Ｏの出力信号のアンドをとると、受信データ１００の立
ち上がり部分に同期した基本クロック１周期分の幅のパ
ルス６００が得られる。同様に、フリップフロップ４１
の出力端子Ｑの出力信号と７リツプフロツプ４２の出力
端子Ｑの出力信号のアンドをとると、受信データ１００
の立ち下がり部分に同期した基本クロック１周期分の幅
のパルス７００が作成される。これらパルス６００゜７
００はオア回路４５によりオアをとられて、符号変化点
検出回路４の出力信号１２００として選別回路５に出力
される。選別回路５のアンド回路５１にはシフトレジス
タ３４から出力されるデータ５００とオア回路４５から
出力される符号変化点検出信号１２００が入力され、こ
れら信号のアンドをとった結果である信号８００がカウ
ンタ回路６に出力される。同様に選別回路５のアンド回
路５２にはシフトレジスタ３４から出力されるデータ５
００の反転信号とオア回路４５から出力される符号変化
点検出信号１２００が入力され、これら信号のアンドを
とった結果である信号９００がカウンタ回路６に出力さ
れる。従って、符号変化点検出信号１２００が±１７８
Ｔ以内のタイミングに入っていれば、この信号１２００
はアンド回路５１を通り抜けてカウンタ回路６のアンド
回路６２の一方の入力端子に入力される。符号変化点信
号１２００が±１７８Ｔ以内のタイミングに入っていな
い時、この信号１２００はアンド回路５２を通り後けて
信号９００となってカウンタ回路６のシフトレジスタ６
１のクリア端子ＣＬに入力される。これにより再生クロ
ック４００が受信データ１００に同期していない時はア
ンドゲート５２より信号９００が出力されてシフトレジ
スタ６１をクリアする。ここで、シフトレジスタ６１の
８段目のフリップ７０ツブの出力を出力する出力端子Ｑ
Ｈからの出力信号をビット同期検出信号２００とすると
、前記再生クロック４００が受信データ１００に同期し
ていない時はこの信号２００は零となる。また、この信
号２００はインバータ６３を介してアンド回路６２の他
方の入力端子に印加されているため、通常このアンド回
路６２の他方の入力端子には“１″が印加されている。

再生クロック４００の立ち上がりが受信データの符号変
化点の±１／８Ｔ以内にある時は、アンドゲート５１よ
り信号８００がアンド回路６２の一方の入力端子に入力
され、この信号はこのアンドゲート６２を通過してシフ
トレジスタ６１のクロック端子ＣＫに入力される。この
ためシフトレジスタ６１は前記信号８００の入力により
その内容が１段出力側に進められる。

このような状態でシフトレジスタ６１に信号が続けて８
回入力され、且つシフトレジスタ６１の初段目入力を１
としておけば、シフトレジスタ６１の内容が８段進んだ
時に出力端子ＱＨの出力信号は１となる。これと同様に
インバータ６３の出力が零となるためアンド回路６２は
遮断されこれ以降のシフトレジスタ６１へのクロック入
力は禁止される。以降±１７８Ｔ以内で再生クロック４
００が、受信データ１００に同期している限り、シフト
レジスタ６１の出力であるビット同期検出信号２００は
１のままである。前記同期が±１７８Ｔ以内からはずれ
るとアンド回路５２より信号９００が出力されシフトレ
ジスタ６１はクリアされてビット同期検出信号２００は
Ｏとなり、以後シフトレジスタ６１のカウントが８段す
すむまで前記信号２００はＯのままである。

第４図は再生クロックが受信データに同期していない場
合の動作タイミングチャートである。第４図（Ｆ）に示
す如くアンド回路５２から受信データ１００の符号変化
点を示す信号９００がイのタイミングで出力されると、
第４図（Ｇ）で示す如くシフトレジスタ６１がリセット
されて信号２００がＯとなる。なお、第４図（Ａ）、（
Ｂ）、（Ｃ）、（Ｄ＞。

（Ｅ）は受信データ１００．符号変化点検出信号１２０
０、再生クロック４００、データ５００１信号８００を
それぞれ示している。

第５図は再生クロックが受信データに同期している場合
のタイミングチャートである。第５図（Ｅ）に示す如く
同期状態で、受信データ１００の符号変化点を示す信号
８００が口のタイミングで８パルス目となった時、第５
図（Ｇ）で示す如く、シフトレジスタ６１から出力され
るビット同期検出信号２００が１となって第５図（Ａ）
に示した受信データ１００と第５図（Ｃ）に示した再生
クロック４００とが同期したことを示す。

本実施例によれば、受信データ１００と再生クロック４
００とが同期したことをビット同期検出信号２００によ
り検出することができるため、最初クロック再生回路２
の引込み特性を早くしておき、前記ビット同期検出信号
２００により受信データ１００と再生クロック４００と
が同期した時点で前記クロック再生回路２の引込み特性
を長くする切換を行って、ビット同期信号のビット数を
少なくして、このビット同期信号が送信データに占める
割合を小さくして、送受信効率を向上させることができ
る。

特に、移動通信におけるデータ伝送では、５ｃｐｃ方式
でデータを送受することがあり、この場合バースト伝送
することが多い。このような方式にて、受信機は無人力
状態から急に信号が入ることになり、その出力は雑音が
出ている状態から受信データが出る状態に急速に変化す
る。このような方式ではビット同期信号をなるべく短く
しておけば有効に伝送効率を向上させることができる。

なお、上記実施例ではタイミング幅を±１７８丁にした
場合について説明したが、ダウンカウンタ３１とシフト
レジスタ３４の構成を変えることにより、任意のタイミ
ング幅の設定が可能である。また、カウンタ回路６の設
定カウント値も任意の値に変化させることができる。

［発明の効果コ 以上記述した如く本発明のビット同期検出回路によれば
、再生クロックが受信データに同期したか否かを検出し
得る効果がある。

【図面の簡単な説明】

第１図は本発明のビット同期検出回路の一実施例を示し
たブロック図、第２図は第１図の詳細例を示したブロッ
ク図、第３図は第２図に示した回路の動作タイミングチ
ャート、第４図は再生クロックが受信データに同期して
いない場合の動作タイミングチャート、第５図は再生ク
ロックが受信データに同期している場合の動作タイミン
グチャートである。 ２・・・クロック再生回路　３・・・タイミング生成回
路４・・・符号変化点検出回路　　５・・・選別回路６
・・・カウンタ回路 代理人　弁理士　　則　近　憲　缶 周　　山王　− １６一

Claims (1)

【特許請求の範囲】
1. 入力データから再生クロックを作出する再生クロック作
   出手段と、前記再生クロックの立上がりを中心に所定時
   間範囲を指定するタイミング信号を発生するタイミング
   信号発生手段と、入力データの符号変化点を示す符号変
   化点信号を作出する符号変化点作出手段と、前記符号変
   化点信号が前記所定時間範囲に入っている場合はカウン
   トし、前記符号変化点信号が前記所定時間範囲に入って
   いない場合はカウント値を初期値に戻し、カウント値が
   予め設定した設定値に達した時前記入力データと前記再
   生クロックとが同期したことを示す同期検出信号を発生
   する同期検出手段とを具備して成ることを特徴とするビ
   ット同期検出回路。